Пристрій та спосіб обробки даних, кодувальний пристрій та спосіб кодування

Реферат: Винахід належить до пристроїв обробки даних і до способів обробки даних, а також до кодувальних пристроїв, і способів кодування, які можуть поліпшити стійкість до помилок. У коді LDPC, який запропонований стандартом DVB-S.2 і має довжину коду 64.800 і швидкість кодування 2/3, mb кодових розрядів заміняються, і кодові розряди після цієї заміни стають символьними розрядами b символів. Якщо m дорівнює 8, a b дорівнює 2, коли (і+1)-й біт з найбільш значущого біта з 8 × 2 кодових розрядів і 8 × 2 символьних розрядів двох символів, що слідують один за одним, представлені через b1 і у; відповідно, здійснюється заміна призначення b0 біту y15, біта b1 біту у7, біта у2 біту у1, біта у3 біту у5, біта у4 біту у6, біта b5 біту у13, біта b9 біту у11, біта b7 біту у9, біта b8 біту у8, біта b9 біту у14, біта b10 біту у12, біта b11 біту у3, біта b12 біту у0, біта b13 біту у10, біта b14 біту у4 і біта b15 біту у2. Даний винахід може застосовуватися, наприклад, в передавальній системі для передачі коду LDPC тощо. UA 100033 C2 (12) UA 100033 C2 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 Галузь техніки, до якої належить винахід Цей винахід належить до пристроїв обробки даних і до способів обробки даних, а також до кодувальних пристроїв і способів кодування, і, зокрема, до пристроїв обробки даних і до способів обробки даних, а також до кодувальних пристроїв і способів кодування, які можуть поліпшити, наприклад, стійкість до помилок. Рівень техніки Код LDPC (низької щільності з контролем парності) має високу здатність виправляти помилки й в останні роки почав широко застосовуватися в системах передачі, в тому числі в супутникових цифрових віщальних системах, таких як, наприклад, система DVB (цифрове відео мовлення), що використовується в Європі - S.2 (див., наприклад, непатентний документ 1). Далі, проводились дослідження для пристосування коду LDPC також до наземного цифрового мовлення наступного покоління. Недавнє дослідження виявило, що кодом LDPC забезпечується пропускна здатність, близька до межі Шенона, в міру збільшення довжини коду аналогічно турбокоду тощо. Далі, оскільки код LDPC має ту властивість, що мінімальна відстань збільшується пропорційно довжині коду, його особливість полягає в тому, що він має чудову характеристику ймовірності блокової помилки. Крім того, його перевага полягає в тому, що так зване явище стелі помилок, яке спостерігається в характеристиці декодування турбокоду тощо, спостерігається рідко. Нижче описується, зокрема, такий код LDPC, як описано вище. Слід зазначити, що код LDPC є лінійним кодом, і хоча він не обов'язково повинен бути двовимірним кодом, нижченаведений опис дається в припущенні, що він являє собою двовимірний код. Код LDPC має найбільш значиму характеристику в тому, що матриця перевірки на парність, яка визначає код LDPC, є розрідженою матрицею. Тут, розріджена матриця являє собою матрицю, в якій число елементів, значення яких рівне «1», дуже мале (матриця, в якій майже всі елементи рівні «0»). На Фіг. 1 наведено приклад матриці Н перевірки на парність коду LDPC. У матриці Н перевірки на парність по Фіг. 1 вага кожного стовпчика (вага стовпчика) (число одиниць) (вага) дорівнює «3» і вага кожного рядка (вага рядка) дорівнює «6». При кодуванні кодами LDPC (кодування LDPC), наприклад, породжуюча матриця G утворюється на основі матриці Н перевірки на парність і ця породжуюча матриця G перемножується на біти двовимірної інформації для одержання кодового слова (код LDPC). Зокрема, кодувальний пристрій, який здійснює кодування LDPC, спочатку обчислює T породжуючу матрицю G, яка задовольняє виразу GH = 0, разом із транспонованою матрицею Т Н , матриці Н перевірки на парність. Тут, якщо породжуюча матриця G є матрицею розмірності K  N, кодувальний пристрій, множить породжуючу матрицю G на бітовий рядок (вектор u) з K інформаційних розрядів для одержання кодового слова з (= uG) з N бітів. Це кодове слово (код LDPC), згенероване кодувальним пристроєм, приймається приймальною стороною через заздалегідь визначений тракт зв'язку. Декодування коду LDPC можна здійснювати за допомогою алгоритму, запропонованого Галагером в якості імовірнісного декодування (імовірнісне декодування), тобто алгоритму пропускання повідомлення шляхом довірчого поширення на так званому графі Таннера, що включає в себе вузол змінної (іменований також вузлом повідомлення) і вузол перевірки. в нижченаведеному описі кожний з вузлів змінної й вузлів перевірки іменується просто вузлом. Фіг. 2 ілюструє процедуру декодування коду LDPC. Слід зазначити, що в нижченаведеному описі реальне числове значення, де «0» імовірність в значенні n-го кодового розряду в коді LDPC (одного кодового слова), прийнятого приймаючою стороною, представлено в логарифмічному відношенні ймовірностей і називається прийнятим значенням u0i. Далі, повідомлення, що виходить із вузла перевірки, представлене як u j, а повідомлення, що виходить із вузла змінної, представлене як vi. Спочатку при декодуванні коду LDPC, як видно з Фіг. 2, приймається код LDPC, і повідомлення (повідомлення вузла перевірки) uj ініціалізується на «0», крім цього змінна k, яка передбачається цілою як циклічна змінна повторюваних процесів, ініціалізується на «0» на етапі S11, після чого обробка переходить до етапу S12. На етапі S12 здійснюється математична операція, що визначається виразом (1) (математична операція вузла змінної) на основі прийнятого значення u0i, отриманого шляхом прийому коду LDPC, для знаходження повідомлення (повідомлення вузла змінної) vi. Далі, здійснюється математична операція визначена виразом (2) (математична операція вузла перевірки) на основі повідомлення v i для визначення повідомлення uj. 1 UA 100033 C2 5 10 15 20 25 30 35 40 45 [Вираз 1] dv 1 vi  uoi   uj (1) j 1 [Вираз 2]  uj  dc 1  vi  (2) tanh     tanh   2 2 i 1 Тут, dv і dc в виразі (1) і виразі (2) є параметрами, які можуть бути обрані довільно й представляють число одиниць в вертикальному напрямку (стовпчику) і горизонтальному напрямку (рядку) матриці Н перевірки на парність. Наприклад, в випадку коду (3, 6) маємо d v = 3 і dc = 6. Слід зазначити, що в математичній операції вузла змінної в виразі (1) і математичній операції вузла перевірки в виразі (2) діапазон математичної операції складає від 1 до d v – 1 і від 1 до dc – 1 відповідно, тому що повідомлення, введене від ребра (лінія, що перетинає вузол змінної й вузол перевірки), від якого повідомлення повинне виводитися, не представляє об'єкта математичної операції. Між тим, математична операція вузла перевірки в виразі (2) виконується шляхом складання заздалегідь таблиці для функції R(v1, v2), представленої виразом (3), що визначається одним виходом відносно до двох входів v1 і v2, і використання цієї таблиці послідовно (рекурсивно), як представлено виразом (4). [Вираз 3] (3) x  2 tanh 1tanh( v 1 / 2) tanh( v 2 / 2)  R( v 1, v 2 ) [Вираз 4] u j  R(v 1,R(v 2 ,R(v 3 ,...R( v dc  2 , v dc 1 )))) (4) На етапі S12 змінна k набуває приросту на «1», і обробка переходить до етапу S13. На етапі S13 перевіряється чи перевищує змінна k заздалегідь задане число C раз повторного декодування. Якщо на етапі S13 визначається, що змінна k не перевищує C, обробка повертається до етапу S12, і після цього повторюється та ж сама обробка. З іншого боку, якщо на етапі S13 визначається, що змінна k перевищує С, обробка переходить до етапу S14, на якому визначається й виводиться повідомлення v i як результат декодування, що підлягає нарешті виведенню шляхом здійснення математичної операції, представленої виразом (5), завдяки чому процес декодування коду LDPC закінчується. [Вираз 5] dv vi  uoi   uj (5) j 1 Тут, математична операція за виразом (5) здійснюється, на відміну від математичної операції вузла змінної за виразом (1), з використанням повідомлення u j від усіх ребер, з'єднаних з вузлом змінної. Фіг. 3 ілюструє приклад матриці Н перевірки на парність коду LDPC (3, 6) (швидкість кодування 1/2, довжина коду 12). У матриці Н перевірки на парність за Фіг. 3 вага стовпчика дорівнює 3, а вага рядка дорівнює 6 аналогічно до прикладу за Фіг. 1. Фіг. 4 показує граф Таннера для матриці Н перевірки на парність за Фіг. 3. Тут на Фіг. 4 вузол перевірки представлений знаком «+», а вузол змінної представлений знаком «=». Вузол перевірки й вузол змінної відповідають рядку й стовпчику матриці Н перевірки на парність відповідно. Зв’язок між вузлом перевірки й вузлом парності є ребром і відповідає «1» елементу в матриці перевірки на парність. Зокрема, коли елемент в j-му рядку i-го стовпчика матриці перевірки на парність рівний 1, i-й вузол змінної (вузол «=») зверху й j-й вузол перевірки (вузол «+») зверху з'єднані ребром. Це ребро означає, що кодовий розряд, який відповідає вузлу змінної, має обмежуючу умову, що відповідає вузлу перевірки. В алгоритмі добутку сум (алгоритм добутку сум), який являє собою спосіб декодування для кодів LDPC, математична операція вузла змінної й математична операція вузла перевірки здійснюються багаторазово. Фіг. 5 ілюструє математичну операцію вузла змінної, що здійснюється по відношенню до вузла змінної. По відношенню до вузла змінної повідомлення vi, що відповідає ребру, яке обчислюється, визначається математичною операцією вузла змінної за виразом (1), який використовує 2 UA 100033 C2 5 повідомлення u1 і u2 від інших ребер, що з'єднуються із цим вузлом змінної, і прийняте значення u0i. Крім того, повідомлення, що відповідає будь-якому іншому ребру, визначається аналогічно. Фіг. 6 ілюструє математичну операцію вузла перевірки, що здійснюється в вузлі перевірки. Тут, математична операція вузла перевірки за виразом (2) може здійснюватись, якщо переписати вираз (2) в вираз (6) за допомогою співвідношення a  b = exp{ln(|a|) + ln(|b|)}  sign(a) + sign(b). Слід зазначити, що sign(a) дорівнює 1, коли х  0, і дорівнює –1, коли х 0, то (x) =  (x). Коли функції (х) і  (х) втілені в апаратному вигляді, де вони іноді втілюються за допомогою переглядової таблиці (LUT), такі переглядові таблиці стають однією й тією ж переглядовою таблицею. Непатентний документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06). Суть винаходу Технічна проблема Код LDPC прийнятий в DVB-S.2, який є стандартом для супутникового цифрового мовлення, і в DVB-T.2, який є стандартом для наземного цифрового мовлення наступного покоління. Далі, планується прийняти код LDPC в DVB-С.2, який є стандартом для цифрового мовлення кабельного телебачення (CATV) наступного покоління. При цифровому мовленні в відповідності зі стандартом DVB, таким як DVB-S.2, код LDPC перетворюється (відображається в символьній формі) символами ортогональної модуляції (цифрової модуляції), такої як квадратурна фазова маніпуляція (КФМн) (QPSK), і ці символи відображаються в сигнальні точки й передаються. При відображенні коду LDPC в символьній формі заміна кодових розрядів коду LDPC здійснюється в блоці із двох або більше двійкових розрядів, і після такої заміни кодові розряди визначаються як біти символу. Хоча як способи заміни кодових розрядів для відображення коду LDPC в символьній формі запропоновані різноманітні способи, потрібно запропонувати спосіб, який ще більше поліпшить стійкість до різних помилок в порівнянні із уже запропонованими способами. Далі, також щодо самого коду LDPC, потрібна пропозиція коду LDPC, який поліпшить стійкість до помилок в порівнянні з кодами LDPC, описаними в стандартах DVB, таких як стандарт DVB-S.2. Даний винахід зроблений з урахуванням такої ситуації, як описано вище, і дає можливість поліпшити стійкість до помилок. Технічне рішення Пристрій обробки даних або спосіб обробки даних згідно з першим об'єктом даного винаходу являють собою пристрій обробки даних або спосіб обробки даних, в яких, якщо кодові розряди коду LDPC (низької щільності з контролем парності), що має довжину коду в N бітів,   15 20 25 30 35 40 45 (6) 3 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 записані в напрямку стовпчика в запам'ятовуючому засобі для зберігання кодових розрядів в напрямку рядка й в напрямку стовпчика, і m бітів з кодових розрядів коду LDPC, що зчитуються в напрямку рядка, встановлюються в якості одного символу, і при цьому заздалегідь задане додатне ціле число b, запам’ятовуючий засіб, зберігає mb бітів в напрямку рядка й зберігає N/(mb) бітів в напрямку стовпчика, і кодові розряди коду LDPC записуються в напрямку стовпчика й зчитуються в напрямку рядка, пристрій обробки даних містить в собі засіб заміни або етап заміни для такої заміни mb кодових розрядів, коли mb кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, встановлюються в якості b символів, щоб ці кодові розряди після заміни утворювали символьні розряди, що представляють символи, причому код LDPC є кодом LDPC, який запропонований стандартом DVB-S.2 або DVB-Т.2 і який має довжину коду N, що дорівнює 64.800, і має швидкість кодування 2/3, при цьому m бітів дорівнюють 8 бітам, тоді як ціле число b дорівнює 2, і 8 бітів коду LDPC відображаються в якості одного символу в одну з 256 сигнальних точок, представлених в 256QAM, запам’ятовуючий засіб має 16 стовпчиків для зберігання 82 бітів в напрямку рядка й зберігання 64.800/(82) бітів в напрямку стовпчика, засіб заміни здійснює заміну, коли (i+1)-й розряд зі старшого значущого розряду з 82 кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, представляється як біт bi, а (i+1)-й розряд зі старшого значущого розряду з 82 символьних розрядів двох символів, що слідують один за одним, представляється як біт yi, для призначення біта b0 біту у15, біта b1 біту у7, біта b2 біту у1, біта b3 біту у5, біта b4 біту у6, біта b5 біту у13, біта b6 біту у11, біта b7 біту у9, біта b8 біту у8, біта b9 біту у14, біта b10 біту у12, біта b11 біту у3, біта b12 біту у0, біта b13 біту у10, біта b14 біту у4 та біта b15 біту у2. У такому першому об'єкті, як описано вище, код LDPC являє собою код LDPC, запропонований в стандарті DVB-S.2 або DVB-Т.2 і який має довжину коду N, що дорівнює 64.800, і має швидкість кодування 2/3, і m бітів дорівнює 8 бітам, тоді як ціле число b рівне 2. 8 бітів коду LDPC відображаються як один символ в одну з 256 сигнальних точок, запропонованих в 256QAM. Запам'ятовуючий засіб має 16 стовпчиків для зберігання 82 бітів в напрямку рядка й зберігає 64.800/(82) бітів в напрямку стовпчика. в цьому випадку, коли (i+1)-й біт зі старшого значущого розряду з 82 кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, представлений як біт bi, а (i+1)-й біт зі старшого значущого розряду з 82 символьних бітів двох символів, що слідують один за одним, представлений як yi, здійснюється заміна для призначення біта b0 біту у15, біта b1 біту у7, біта b2 біту у1, біта b3 біту у5, біта b4 біту у6, біта b5 біту у13, біта b6 біту у11, біта b7 біту у9, біта b8 біту у8, біта b9 біту у14, біта b10 біту у12, біта b11 біту у3, біта b12 біту у0, біта b13 біту у10, біта b14 біту у4 та біта b15 біту у2. Кодувальний пристрій або спосіб кодування згідно із другим об'єктом даного винаходу являє собою кодувальний пристрій або спосіб кодування, що включають в себе засіб кодування для етапу кодування, що здійснює кодування кодом LDPC, який має довжину коду 64.800 бітів і швидкість кодування 2/3, причому матриця перевірки на парність цього коду LDPC виконана так, що елементи зі значенням 1 інформаційної матриці, яка відповідає довжині коду матриці перевірки на парність і інформаційній довжині, що відповідає швидкості кодування, дозволеній за таблицею початкових значень матриці перевірки на парність, що представляє положення елементів зі значенням 1 інформаційної матриці, розміщені з періодом кожних 360 стовпчиків в напрямку стовпчиків, при цьому таблиця початкових значень матриці перевірки на парність утворена з: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 4 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 5 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. У такому другому об'єкті, як описано вище, здійснюється кодування кодом LDPC, довжина коду якого рівна 64.800 бітів і швидкість кодування якого рівна 2/3. Матриця перевірки на парність цього коду LDPC виконана так, що елементи зі значенням 1 інформаційної матриці, яка відповідає довжині коду цієї матриціперевірки на парність і інформаційній довжині, яка відповідає дозволеній за таблицею початкових значень матриці перевірки на парність швидкості кодування, що представляє положення елементів зі значенням 1 інформаційної матриці, розміщені з періодом кожних 360 стовпчиків в напрямку стовпчиків. Таблиця початкових значень матриці перевірки на парність утворена з: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 6 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 7 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. Пристрій обробки даних або спосіб обробки даних по третьому об'єкту даного винаходу являють собою пристрій обробки даних або спосіб обробки даних, в яких, коли кодові розряди коду LDPC (низької щільності з контролем парності) коду, що має довжину N бітів, записані в напрямку стовпчика в запам'ятовуючому засобі для зберігання кодових розрядів в напрямку рядка й в напрямку стовпчика, і m бітів з кодових розрядів коду LDPC, що зчитуються в напрямку рядка, встановлюються в якості одного символу, і при цьому заздалегідь задане додатне ціле число b, запам’ятовуючий засіб зберігає mb бітів в напрямку рядка й зберігає N/(mb) бітів в напрямку стовпчика, і кодові розряди коду LDPC записуються в напрямку стовпчика й зчитуються в напрямку рядка, пристрій обробки даних або спосіб обробки даних 8 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 містять в своєму складі засіб заміни або етап заміни для такої заміни mb кодових розрядів, коли mb кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, встановлюються в якості b символів, щоб ці кодові розряди після заміни утворювали символьні розряди, що представляють символи, причому код LDPC є кодом LDPC, який має довжину коду N, рівну 64.800, і має швидкість кодування 2/3, при цьому m бітів дорівнює 8 бітам, 8 бітів коду LDPC відображаються одним символом в одну з 256 сигнальних точок, представлених в 256QAM, запам’ятовуючий засіб має 16 стовпчиків для зберігання 82 бітів в напрямку рядка й зберігання 64.800/(82) бітів в напрямку стовпчика, на етапі заміни здійснює заміну, коли (i+1)-й розряд зі старшого значущого розряду з 82 кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, представляється як біт bi, а (i+1)-й розряд зі старшого значущого розряду з 82 символьних розрядів двох символів, що слідують один за одним, представляється як біт yi, для призначення біта b0 біту y7, біта b1 біту y2, біта b2 біту y9, біта b3 біту y0, біта b4 біту y4, біта b5 біту y6, біта b6 біту y13, біта b7 біту y3, біта b8 біту y14, біта b9 біту y10, біта b10 біту y15, біта b11 біту y5, біта b12 біту y8, біта b13 біту y12, біта b14 біту y11 і біта b15 біту y2, причому матриця перевірки на парність цього коду LDPC виконана так, що елементи зі значенням 1 інформаційної матриці, яка відповідає довжині коду матриці перевірки на парність і інформаційній довжині, яка відповідає швидкості кодування, дозволеній за таблицею початкових значень матриці перевірки на парність, що представляє положення елементів зі значенням 1 інформаційної матриці, розміщені з періодом 360 стовпчиків в напрямку стовпчиків, при цьому таблиця початкових значень матриці перевірки на парність утворена з: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 9 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 10 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. У такому третьому об'єкті, як описано вище, код LDPC являє собою код LDPC, який має довжину коду N, що дорівнює 64.800, і має швидкість кодування 2/3, при цьому m бітів дорівнює 8 бітам, 8 бітів коду LDPC відображаються одним символом в одну з 256 сигнальних точок, запропонованих в 256QAM. Запам'ятовуючий засіб має 16 стовпчиків для зберігання 82 бітів в напрямку рядка й зберігання 64.800/(82) бітів в напрямку стовпчика. В цьому випадку, коли (i+1)-й розряд зі старшого значущого розряду з 82 кодових розрядів, зчитаних в напрямку рядка запам'ятовуючого засобу, представляється як біт bi, а (i+1)-й розряд зі старшого значущого розряду з 82 символьних розрядів двох символів, що слідують один за одним, представляється як біт yi, здійснюється заміна для призначення біта b0 біту y15, біта b1 біту y7, біта b2 біту y1, біта b3 біту y5, біта b4 біту y6, біта b5 біту y13, біта b6 біту y11, біта b7 біту y9, біта b8 біту y8, біта b9 біту y14, біта b10 біту y12, біта b11 біту y3, біта b12 біту y13, біта b0 біту y10, біта b14 біту y4 і біта b15 біту y2. Далі, матриця перевірки на парність цього коду LDPC побудована так, що елементи зі значенням 1 інформаційної матриці, яка відповідає довжині коду матриці перевірки на парність і інформаційній довжині, що відповідає швидкості кодування, дозволеній за таблицею початкових значень матриці перевірки на парність, що відображає положення елементів зі значенням 1 інформаційної матриці, розміщені з періодом 360 стовпчиків в напрямку стовпчиків, при цьому таблиця початкових значень матриці перевірки на парність утворена з: 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 11 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 12 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. Слід зазначити, що пристрій обробки даних і кодувальний пристрій можуть бути незалежними один від одного пристроями або можуть бути внутрішніми блокам, що утворюють один пристрій. Сприятливі ефекти Використовуючи даний винахід, можна буде покращити стійкість до помилок. Короткий опис креслень Фіг. 1 ілюструє матрицю Н перевірки на парність коду LDPC. Фіг. 2 є блок-схемою алгоритму, що ілюструє процедуру декодування коду LDPC. Фіг. 3 ілюструє приклад матриці перевірки на парність коду LDPC. На Фіг. 4 наведено граф Таннера для матриці перевірки на парність. На Фіг. 5 наведено вузол змінної. На Фіг. 6 наведено вузол перевірки. На Фіг. 7 наведено приклад реалізації варіанта виконання системи передачі, в якій застосований даний винахід. Фіг. 8 є блок-схемою, що показує приклад виконання передавального пристрою 11. На Фіг. 9 наведено матрицю перевірки на парність. На Фіг. 10 зображено матрицю парності. На Фіг. 11 зображено матрицю перевірки на парність коду LDPC і ваги стовпчиків, що використовуються стандартом DVB-S.2. На Фіг. 12 зображено розміщення сигнальних точок 16QAM. На Фіг. 13 зображено розміщення сигнальних точок 64QAM. На Фіг. 14 зображено розміщення сигнальних точок 64QAM. 13 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 15 зображено розміщення сигнальних точок 64QAM. На Фіг. 16 зображено процес обробки в демультиплексорі 25. На Фіг. 17 зображено процес обробки в демультиплексорі 25. На Фіг. 18 наведено граф Таннера для декодування коду LDPC. На Фіг. 19 наведено матрицю парності Н Т, що має структуру сходинок, і граф Таннера, що відповідає цій матриці парності НТ. На Фіг. 20 наведено матрицю парності НТ для матриці перевірки на парність Н, що відповідає коду LDPC, після перемежовування за парністю. На Фіг. 21 наведено перетворену матрицю перевірки на парність. На Фіг. 22 зображено процес обробки в перемежовувачі 24 прокрутки стовпчиків. На Фіг. 23 зображено число стовпчиків в пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси запису початкових позицій. На Фіг. 24 зображено число стовпчиків в пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси запису початкових позицій. Фіг. 25 є блок-схемою алгоритму процесу передачі. На Фіг. 26 наведено модель тракту зв'язку, визначену при моделюванні. На Фіг. 27 наведено співвідношення між частотою появи помилок, визначеної з моделювання, і допплерівською частотою fd тремтіння. На Фіг. 28 наведено співвідношення між частотою появи помилок, визначеної з моделювання, і допплерівською частотою fd спотворень. Фіг. 29 є блок-схемою, що показує приклад реалізації секції 21 кодування LDPC. Фіг. 30 є блок-схемою алгоритму обробки в секції кодування LDPC. На Фіг. 31 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 2/3 і довжині коду 16.200. На Фіг. 32 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 2/3 і довжині коду 64.800. На Фіг. 33 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 2/3 і довжині коду 64.800. На Фіг. 34 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 2/3 і довжині коду 64.800. На Фіг. 35 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 3/5 і довжині коду 16.200. На Фіг. 36 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 3/4 і довжині коду 64.800. На Фіг. 37 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 3/4 і довжині коду 64.800. На Фіг. 38 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 3/4 і довжині коду 64.800. На Фіг. 39 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 3/4 і довжині коду 64.800. На Фіг. 40 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 4/5 і довжині коду 16.200. На Фіг. 41 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 4/5 і довжині коду 64.800. На Фіг. 42 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 4/5 і довжині коду 64.800. На Фіг. 43 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 4/5 і довжині коду 64.800. На Фіг. 44 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 4/5 і довжині коду 64.800. На Фіг. 45 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 5/6 і довжині коду 16.200. На Фіг. 46 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 5/6 і довжині коду 64.800. На Фіг. 47 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 5/6 і довжині коду 64.800. На Фіг. 48 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 5/6 і довжині коду 64.800. На Фіг. 49 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 5/6 і довжині коду 64.800. 14 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 50 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 8/9 і довжині коду 16.200. На Фіг. 51 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 8/9 і довжині коду 64.800. На Фіг. 52 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 8/9 і довжині коду 64.800. На Фіг. 53 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 8/9 і довжині коду 64.800. На Фіг. 54 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 8/9 і довжині коду 64.800. На Фіг. 55 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 9/10 і довжині коду 64.800. На Фіг. 56 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 9/10 і довжині коду 64.800. На Фіг. 57 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 9/10 і довжині коду 64.800. На Фіг. 58 наведено таблицю початкових значень матриці перевірки на парність при швидкості кодування 9/10 і довжині коду 64.800. На Фіг. 59 зображено спосіб визначення матриці перевірки на парність Н із початкової таблиці матриці перевірки на парність. На Фіг. 60 зображено процес заміни відповідно до існуючих способів. На Фіг. 61 зображено процес заміни відповідно до існуючих способів. На Фіг. 62 наведено групи кодових розрядів і групи символьних розрядів, де код LDPC з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 63 зображено правило призначення, де код LDPC з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 64 зображено заміну кодових розрядів відповідно до правила призначення, де код LDPC з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 65 зображено частоту появи помилкових бітів (BER), в процесі заміни за новим способом заміни й при здійснення процесу заміни існуючим способом. На Фіг. 66 наведено приклад таблиці початкових значень матриці перевірки на парність для коду LDPC, в якого Eb/N0 в якості граничного значення пропускної здатності краще, ніж в стандартного коду. На Фіг. 67 наведено приклад таблиці початкових значень матриці перевірки на парність для коду LDPC, в якого Eb/N0 в якості граничного значення пропускної здатності краще, ніж в стандартного коду. На Фіг. 68 наведено приклад таблиці початкових значень матриці перевірки на парність для коду LDPC, в якого Eb/N0 в якості граничного значення пропускної здатності краще, ніж в стандартного коду. На Фіг. 69 наведено співвідношення Es/N0 і BER стандартного коду й запропонованого коду. Фіг. 70 є блок-схемою, що показує приклад реалізації приймального пристрою 12. Фіг. 71 є блок-схемою алгоритму процесу прийому. На Фіг. 72 наведено приклад матриці перевірки на парність для коду LDPC. На Фіг. 73 наведено матрицю (перетворену матрицю перевірки на парність), отриману шляхом заміни рядків і стовпчиків матриці перевірки на парність. На Фіг. 74 наведено перетворену матрицю перевірки на парність, поділену на блоки по 55 бітів. На Фіг. 75 наведено приклад виконання декодувального пристрою, в якому математична операція вузла здійснюється спільно для Р вузлів. На Фіг. 76 наведено приклад виконання секції 56 декодування LDPC. На Фіг. 77 наведено приклад варіанту реалізації комп'ютера, до якого застосовано даний винахід. На Фіг. 78 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16.200. На Фіг. 79 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64.800. На Фіг. 80 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64.800. 15 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 81 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64.800. На Фіг. 82 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16.200. На Фіг. 83 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64.800. На Фіг. 84 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64.800. На Фіг. 85 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64.800. На Фіг. 86 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64.800. На Фіг. 87 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16.200. На Фіг. 88 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64.800. На Фіг. 89 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64.800. На Фіг. 90 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64.800. На Фіг. 91 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64.800. На Фіг. 92 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16.200. На Фіг. 93 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64.800. На Фіг. 94 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64.800. На Фіг. 95 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64.800. На Фіг. 96 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64.800. На Фіг. 97 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16.200. На Фіг. 98 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64.800. На Фіг. 99 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64.800. На Фіг. 100 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64.800. На Фіг. 101 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64.800. На Фіг. 102 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64.800. На Фіг. 103 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64.800. На Фіг. 104 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64.800. На Фіг. 105 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64.800. На Фіг. 106 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64.800. На Фіг. 107 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64.800. На Фіг. 108 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64.800. На Фіг. 109 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64.800. На Фіг. 110 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64.800. 16 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 На Фіг. 111 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64.800. На Фіг. 112 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64.800. На Фіг. 113 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64.800. На Фіг. 114 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64.800. На Фіг. 115 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64.800. На Фіг. 116 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64.800. На Фіг. 117 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64.800. На Фіг. 118 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 16.200. На Фіг. 119 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 16.200. На Фіг. 120 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 16.200. На Фіг. 121 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 16.200. На Фіг. 122 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16.200. На Фіг. 123 наведено приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16.200. На Фіг. 124 наведено спосіб визначення матриці Н перевірки на парність із початкової таблиці матриці перевірки на парність. На Фіг. 125 наведено приклад заміни кодових розрядів. На Фіг. 126 наведено інший приклад заміни кодових розрядів. На Фіг. 127 наведено додатковий приклад заміни кодових розрядів. На Фіг. 128 наведено ще один приклад заміни кодових розрядів. На Фіг. 129 наведено результат моделювання BER. На Фіг. 130 наведено інший результат моделювання BER. На Фіг. 131 наведено додатковий результат моделювання BER. На Фіг. 132 наведено ще один результат моделювання BER. На Фіг. 133 наведено приклад заміни кодових розрядів. На Фіг. 134 наведено інший приклад заміни кодових розрядів. На Фіг. 135 наведено додатковий приклад заміни кодових розрядів. На Фіг. 136 наведено ще один приклад заміни кодових розрядів. На Фіг. 137 наведено ще один приклад заміни кодових розрядів. На Фіг. 138 наведено ще один приклад заміни кодових розрядів. На Фіг. 139 наведено ще один приклад заміни кодових розрядів. На Фіг. 140 наведено ще один приклад заміни кодових розрядів. На Фіг. 141 наведено ще один приклад заміни кодових розрядів. На Фіг. 142 наведено ще один приклад заміни кодових розрядів. На Фіг. 143 наведено ще один приклад заміни кодових розрядів. На Фіг. 144 наведено ще один приклад заміни кодових розрядів. На Фіг. 145 зображено процес обробки в мультиплексорі 54, який являє собою деперемежовувач 53. На Фіг. 146 зображено процес обробки в деперемежовувачі 55 прокрутки стовпчиків. На Фіг. 147 наведено інший приклад реалізації приймального пристрою 12. На Фіг. 148 наведено перший приклад реалізації приймальної системи, яка може бути застосована в приймальному пристрої 12. На Фіг. 149 наведено другий приклад реалізації приймальної системи, яка може бути застосована в приймальному пристрої 12. На Фіг. 150 наведено третій приклад реалізації приймальної системи, яка може бути застосована в приймальному пристрої 12. 17 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 151 наведено групи кодових розрядів і групи символьних розрядів, запропонований код з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 152 наведено правило призначення, де запропонований код з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 153 наведено заміну кодових розрядів відповідно до правила призначення, де запропонований код з довжиною коду 64.800 і швидкістю кодування 2/3 модулюється за допомогою 256QAM, а множник b дорівнює 2. На Фіг. 154 наведено BER, із застосуванням до запропонованого коду процесу заміни придатним способом й із застосуванням до стандартного коду процесу заміни існуючим способом. На Фіг. 155 наведено BER в випадку застосування до запропонованого коду процесу заміни придатним способом, і в іншому випадку застосування до стандартного коду процесу заміни існуючим способом. Пояснення посилань 11 – Передавальний пристрій; 12 – Приймальний пристрій; 21 – Секція кодування LDPC; 22 – Бітовий перемежовувач; 23 – Перемежовувач парності; 24 – Перемежовувач прокрутки стовпчиків; 25 – Демультиплексор; 26 – Секція відображення; 27 – Секція ортогональної модуляції; 31 – Пам'ять; 32 – Секція заміни; 51 – Секція ортогональної демодуляції; 52 – Секція зворотного відображення; 53 – Деперемежовувач; 54 – Мультиплексор; 55 – Деперемежовувач прокрутки стовпчиків; 56 – Секція декодування LDPC; 300 – Запам'ятовуючий пристрій даних ребер; 301 – Селектор; 302 – Секція обчислення вузла перевірки; 303 – Ланцюг циклічного зсуву; 304 – Запам'ятовуючий пристрій даних ребер; 305 – Селектор; 306 – Пам'ять прийнятих даних; 307 – Секція обчислення вузла змінної; 308 – Ланцюг циклічного зсуву; 309 – Секція обчислення декодованого слова; 310 – Секція перестановки прийнятих даних; 311 – Секція реорганізації декодованих даних; 601 – Блок обробки кодування; 602 – Запам'ятовуючий блок; 611 – Вузол установки швидкості кодування; 612 – Вузол зчитування таблиці початкових значень; 613 – Вузол одержання матриці перевірки на парність; 614 – Вузол зчитування інформаційних розрядів; 615 – Вузол математичної операції парності кодування; 616 – Керуючий вузол; 701 – Шина; 702 – ЦП; 703 – ПЗП; 704 – ОЗП; 705 – Жорсткий диск; 706 Секція виводу; 707 – Секція вводу; 708 – Секція зв'язку; 709 – Привід; 710 – Інтерфейс вводувиводу; 711 – Змінний записуючий носій; 1001 – Секція зворотної заміни; 1002 – Пам'ять; 1011 – Деперемежовувач за парністю; 1021 – Секція декодування LDPC; 1101 – Секція одержання; 1102 – Секція обробки декодування лінії передачі; 1103 – Секція обробки декодування інформаційного джерела; 1111 – Секція виведення; 1121 – Секція запису. Кращий варіант реалізації винаходу На Фіг. 7 наведено приклад конфігурації варіанта реалізації системи передачі, до якої застосовано даний винахід (вираз «система» означає логічну сукупність множини пристроїв безвідносно до того, чи включені окремі складові пристрої в єдиний корпус). На Фіг. 7 система передачі містить передавальний пристрій 11 і приймальний пристрій 12. Передавальний пристрій 11 здійснює, наприклад, передачу (мовлення) телевізійної мовної програми. Тобто передавальний пристрій 11, наприклад, кодує в код LDPC об'єктні дані, які є об'єктом для передачі, такі як дані зображення, звукові дані тощо, в якості телевізійної мовної програми й передає результуючі дані, наприклад, трактом 13 зв'язку, таким як супутниковий канал, поверхневі хвилі та мережа кабельного телебачення (CATV). Приймальний пристрій 12 являє собою, наприклад, тюнер, телевізійний приймач або телевізійну приставку (STB) для прийому телевізійної мовної програми, або персональний комп'ютер (ПК) (РС) для прийому інтернет-телебачення (IPTV), і приймає коди LDPC, передані до нього від передавального пристрою 11 трактом 13 зв'язку, декодує ці коди LDPC в об'єктні дані й виводить об'єктні дані. Тут, відомо, що коди LDPC, що використовуються в системі передачі за Фіг. 7, проявляють дуже високу продуктивність в тракті зв'язку з адитивним білим гаусовим шумом (AWGN). Однак в тракті зв'язку, такому як поверхневі хвилі, іноді відбуваються пакетні помилки або стирання. Наприклад, в системі мультиплексування з ортогональним частотним поділом каналів (OFDM) в багатопроменевому середовищі, в якому відношення корисного сигналу до сигналу, що заважає, (D/U) дорівнює 0 дБ (потужність сигналу, що заважає, = луна дорівнює потужності корисного сигналу = основний тракт), потужність конкретного символу стає нульовою (стирання) в відповідь на затримку луна (інших трактів, крім основного). Далі, також при тремтінні (тракт зв'язку, в якому додається луна, затримка якої дорівнює нулю й до якої прикладена допплерівська частота), коли D/U дорівнює 0 дБ, має місце випадок, 18 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 в якому потужність усього символу OFDM в конкретний момент часу знижується до нуля (стирання) за рахунок допплерівської частоти. Далі, через ситуацію провідних ліній на стороні приймального пристрою 12 від приймальної сторони (не зображено), такого як антена тощо для прийому сигналу від передавального пристрою 11 до приймального пристрою 12 або через нестабільність живлення приймального пристрою 12 іноді відбуваються пакетні помилки. При цьому, при декодуванні кодів LDPC, оскільки математична операція вузла змінної за виразом (1), в якому додавання (прийнятих значень u0i) кодових розрядів коду LDPC, як видно з вищеописаної Фіг. 5, здійснюється в стовпчику матриці Н перевірки на парність, а отже, вузла змінної відповідного до кодового розряду коду LDPC, якщо помилка відбувається в кодовому розряді, що використовується для цієї математичної операції вузла змінної, падає точність повідомлення, що визначається. Далі, оскільки при декодуванні коду LDPC повідомлення, визначене в вузлі змінної, що з'єднується з вузлом перевірки, використовується для здійснення математичної операції вузла перевірки за виразом (7) в вузлі перевірки, якщо число вузлів перевірки, де (відповідні кодові розряди коду LDPC) множина з'єднаних з ним вузлів змінної проявляють помилку (у тому числі, стирання), в той же час зростає, якість декодування погіршується. Наприклад, якщо два або більше вузлів змінної, з'єднаних з вузлом перевірки, страждають від стирання в той же час цей перевірочний вузол повертає повідомлення про те, що ймовірність, що значення дорівнює 0, і ймовірність, що значення дорівнює 1, рівні одна одній для всіх вузлів змінної. В такому випадку, ті вузли перевірки, в які це повідомлення про однакові ймовірності не дає внеску в один цикл обробки декодування (один набір математичної операції вузла змінної й математичної операції вузла перевірки), і в результаті, потрібне збільшене число раз повторення обробки декодування. Отже, якість декодування погіршується. Далі, збільшується споживання потужності в приймальному пристрої 12, який здійснює декодування коду LDPC. Відповідно, показана на Фіг. 7 система передачі виконана так, що поліпшується стійкість до пакетних помилок або стирання за підтримки якості в тракті зв'язку з AWGN. На Фіг. 8 наведено приклад виконання передавального пристрою 11 за Фіг. 7. На Фіг. 8 передавальний пристрій 11 містить в своєму складі секцію 21 кодування LDPC, бітовий перемежовувач 22, секцію 26 відображення й секцію 27 ортогональної модуляції. У секцію 21 кодування LDPC подаються об'єктні дані. Секція 21 кодування LDPC здійснює кодування LDPC переданих в неї об'єктних даних відповідно до матриці перевірки на парність, в якій матриця парності із частиною, що відповідає бітам парності коду LDPC, має сходинкову структуру й видає код LDPC, в якому об'єктні дані являються інформаційними розрядами. Зокрема, секція 21 кодування LDPC здійснює кодування LDPC об'єктних даних в код LDPC, запропонований, наприклад, в стандартах DVB-S.2 або DVB-Т.2, і генерує код LDPC, який є результатом цього кодування LDPC. Тут, в стандарті DVB-S.2, передбачено прийняти коди LDPC, запропоновані в стандарті DVB-S.2. Код LDPC, запропонований в стандарті DVB-S.2, є нерегулярним повторюваним кодом, що накопичується (IRA) і матриця парності в матриці перевірки на парність цього коду LDPC має сходинкову структуру. Матриця парності й сходинкова структура описані нижче. Далі, код IRA описаний, наприклад, в статті «Irregular Repeat-Accumulate Codes», H. Jin, A. Khandekar, and R.J. Mcelience, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000. Код LDPC, виведений із секції 21 кодування LDPC, подається в бітовий перемежовувач 22. Бітовий перемежовувач 22 є пристроєм обробки даних для перемежовування даних і містить в собі перемежовувач парності 23, перемежовувач прокрутки стовпчиків 24 і демультиплексор (DEMUX) 25. Перемежовувач парності 23 здійснює перемежовування парності для перемежовування бітів парності коду LDPC із секції 21 кодування LDPC в позиції інших бітів парності й подає цей код LDPC після перемежовування парності в перемежовувач прокрутки стовпчиків 24. Перемежовувач прокрутки стовпчиків 24 здійснює перемежовування прокрутки стовпчиків для коду LDPC з перемежовувача парності 23 й подає код LDPC після перемежовування прокрутки стовпчиків в демультиплексор 25. Зокрема, код LDPC передається після того, як два або більше його бітів відображаються в сигнальні точки, що представляють один символ ортогональної модуляції секцією відображення 26, яка описана далі. Перемежовувач прокрутки стовпчиків 24 здійснює, наприклад, таке перемежовування 19 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 прокрутки стовпчиків, яке описане далі, в якості процесу перестановки кодових розрядів коду LDPC з перемежовувача парності 23, так що множина кодових розрядів коду LDPC, що відповідають значенню 1, що входять до одного довільного рядку матриці перевірки на парність, яка використовується в секції 21 кодування LDPC, не включаються в один символ. Демультиплексор 25 здійснює процес заміни позицій двох або більше кодових розрядів коду LDPC (які повинні бути символом) з перемежовувача прокрутки стовпчиків 24 для одержання коду LDPC, в якого посилена стійкість до AWGN. Потім, демультиплексор 25 подає два або більше кодових розрядів коду LDPC, отриманих за допомогою процесу заміни, в якості символу в секцію відображення 26. Секція відображення 26 відображає символ з демультиплексора 25 в сигнальні точки, визначені способом ортогональної модуляції (багатозначної модуляції), яка здійснюється секцією 27 ортогональної модуляції. Зокрема, секція відображення 26 відображає код LDPC з демультиплексора 25 в сигнальну точку, визначену системою модуляції, на площині IQ (зірка IQ), визначеній віссю I, що представляє синфазну складову I, яка перебуває в фазі з несучою, і віссю Q, що представляє квадратурну складову Q, яка ортогональна несучому коливанню. Тут, в якості способу ортогональної модуляції, що здійснюється секцією 27 ортогональної модуляції, доступні способи модуляції, що включають в себе, наприклад, спосіб модуляції, визначений стандартами DVB-Т, тобто, наприклад, QPSK (квадратурна фазова маніпуляція), 16QAM (квадратурна амплітудна модуляція), 64QAM, 256QAM, 1024QAM, 4096QAM тощо. Який спосіб модуляції слід використовувати для ортогональної модуляції, що здійснюється секцією 27 ортогональної модуляції, визначається заздалегідь, наприклад, відповідно до експлуатації передавального пристрою 11 оператором. Слід зазначити, що секція 27 ортогональної модуляції може здійснювати деяку іншу ортогональну модуляцію, таку, наприклад, як 4РАМ (імпульсна амплітудна модуляція). Символ, відображений в сигнальну точку секцією відображення 26, подається в секцію ортогональної модуляції 27. Секція ортогональної модуляції 27 здійснює ортогональну модуляцію несучої відповідно до сигнальної точки (символу, що відображений в сигнальну точку) із секції відображення 26 й передає модульований сигнал, отриманий шляхом ортогональної модуляції по тракту зв'язку 13 (Фіг. 7). Тепер, Фіг. 9 ілюструє матрицю Н перевірки на парність, що використовується при кодуванні LDPC секцією 21 кодування LDPC за Фіг. 8. Матриця Н перевірки на парність має структуру породжуючої матриці низької щільності (LDGM) і може бути подана в вигляді H = [HA|HT] через інформаційну матрицю НА, що відповідає інформаційним розрядам, і матрицю парності НТ, що відповідає розрядам парності кодових розрядів коду LDPC (матриця, в якій елементи інформаційної матриці Н А є елементами з лівого боку, а елементи матриці НТ є елементами з правого боку). Тут, число розрядів інформаційних бітів і число розрядів бітів парності кодових розрядів одного коду LDPC (одного кодового слова) називаються довжиною інформації K та довжиною парності М відповідно, а число розрядів кодових бітів одного коду LDPC називається довжиною коду N (= K + М). Довжина інформації K й довжина парності М, що відповідають коду LDPC деякої довжини N, залежать від швидкості кодування. При цьому, матриця перевірки на парність Н є матрицею, в якої кількість рядків  стовпчиків становить МN. Далі, інформаційна матриця НА є матрицею розмірності МN, а матриця парності НТ – розмірності ММ. Фіг. 10 ілюструє матрицю парності НТ матриці перевірки на парність Н для коду LDPC, запропонованого в стандарті DVB-S.2 (і DVB-Т.2). Матриця парності НТ матриці перевірки на парність Н для коду LDPC, запропонованого в стандарті DVB-S.2, має сходинкову структуру, в якій елементи зі значенням 1 розміщені в вигляді сходинок, як видно з Фіг. 10. Вага рядка цієї матриці парності НТ дорівнює 1 для першого рядка, і дорівнює 2 для всіх інших рядків. При цьому вага останнього стовпчика дорівнює 1, і дорівнює 2 для всіх інших стовпчиків. Як описано вище, код LDPC матриці перевірки на парність Н, в якій матриця Н Т має сходинкову структуру, може бути отриманий відразу за допомогою матриці перевірки на парність Н. Зокрема, код LDPC (одне кодове слово) представлений вектором-рядком, а векторТ стовпчик, отриманий транспонуванням вектора-рядка, представлений за допомогою с . Далі, частина інформаційних розрядів вектора-рядка, який є кодом LDPC, представлена векторомрядком А, а частина розрядів парності представлена вектором-рядком Т. 20 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 В цьому випадку, вектор-рядок може бути представлений за виразом c = [A|T] через векторрядок інформаційних розрядів А, і вектор-рядок розрядів парності Т (вектор-рядок, в якому елементи вектора-рядка А є елементами з лівого боку, а елементи вектора-рядка Т є елементами з правого боку). Для матриці перевірки на парність Н і вектора-рядка c = [A|T] коду LDPC необхідно Т задовольнити умову Нс = 0, де матриця парності НТ матриці перевірки на парність Н = [H A|HT] має сходинкову структуру, як показана на Фіг. 10, вектор-рядок Т розрядів парності, який Т утворює вектор-рядок c = [A|T], що задовольняє умові Нс = 0, може бути знайдений послідовно шляхом установки в нуль одного за іншим елементів в рядку, починаючи з елементів в першому Т Т рядку вектора-стовпчика Нс в виразі Нс = 0. Фіг. 11 ілюструє матрицю перевірки на парність коду LDPC Н і вагу стовпчиків, визначених в стандарті DVB-S.2 (і DVB-Т.2). Зокрема, частина А Фіг. 11 ілюструє матрицю Н перевірки на парність для коду LDPC, визначеного в стандарті DVB-S.2. Для КХ стовпчиків з першого стовпчика матриці Н перевірки на парність, вага стовпчика дорівнює Х; для наступних K3 стовпчиків вага стовпчика дорівнює 3; для наступних М-1 рядків вага стовпчика дорівнює 2; а вага останнього стовпчика дорівнює 1. Тут, КХ + K3 + М-1 + 1 дорівнює довжині коду N. Частина В Фіг. 11 ілюструє числа КХ, K3 і М (довжина парності), а також вагу стовпчиків в стандарті DVB-S.2. Зокрема, частина В Фіг. 11 ілюструє числа КХ, K3 і М, а також вагу Х стовпчиків, для різних швидкостей кодування кодів LDPC, запропонованих в стандарті DVB-S.2. У стандарті DVB-S.2 запропоновані довжини N кодів LDPC коду, рівні 64.800 бітів і 16.200 бітів. І, як видно з частини В Фіг. 11, для коду LDPC, довжина N якого дорівнює 64.800 бітів, запропоновано 11 швидкостей кодування (номінальних швидкостей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 і 9/10, а для коду LDPC, довжиною N 16.200 бітів, запропоновано 10 швидкостей кодування 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 і 8/9. Стосовно кодів LDPC відомо, що кодові розряди, що відповідають стовпчику матриці Н перевірки на парність, який має більшу вагу, проявляють меншу частоту появи помилок. Матриця Н перевірки на парність, запропонована в стандарті DVB-S.2 і проілюстрована на Фіг. 11, має таку особливість, що стовпчик ближче до головної сторони (лівої сторони) має більшу вагу. Відповідно, код LDPC, що відповідає цій матриці Н перевірки на парність, має таку особливість, що кодовий розряд ближчий до початку є більш стійким до помилок (має більшу стійкість до помилок), а кодовий розряд ближчий до хвоста, є менш стійким до помилок. Фіг. 12 ілюструє розміщення 16 символів (сигнальних точок, що відповідають 16 символам) на площині IQ, коли секцією 27 ортогональної модуляції за Фіг. 8 здійснюється 16QAM. Зокрема, частина А Фіг. 12 ілюструє символи 16QAM. 4 В 16QAM один символ представляє 4 біта, і існує 16 (= 2 ) символів. Далі, ці 16 символів розташовані так, що вони утворюють квадратну форму з 4  4 символів в напрямку I  напрямок Q із центром в початку координат площини IQ. Тепер, якщо (i+1)-й біт зі старшого значущого розряду в послідовності двійкових розрядів, представленої одним символом, представляється як yi, тоді 4 біта, представлених одним символом 16QAM, можна представити як біти y0, y1, y2 і y3 в порядку, починаючи із самого значущого біта. Якщо способом модуляції є 16QAM, то 4 кодові розряди коду LDPC встановлюються (відображаються в символічній формі) в якості символу (значення символу) з 4 бітів у0-у3. На частині В Фіг. 12 вказано розрядні границі, що ставляться для цих 4 бітів (тут і надалі, біт називається також символьним розрядом) у0-у3, представлених символом 16QAM. Тут, розрядна границя, пов'язана із символьним розрядом yi (i = 0, 1, 2, 3 на Фіг. 12) задовольняє границі між символом, біт yi якого дорівнює 0, і іншим символом, біт yi якого дорівнює 1. Як видно з частини В Фіг. 12, що стосується найбільш значущого символьного розряду y0 з числа 4 символьних розрядів у0-у3, представлених символом в 16QAM, тільки одне місце розташування по осі Q на площині IQ представляє символьну границю, а що стосується другого символьного розряду y1 (другий за значимістю біт), тільки одне місце розташування по осі I на площині IQ представляє символьну границю. Далі, що стосується третього символьного розряду y2, то кожен з двох варіантів розташування між першим і другим стовпчиками та між третім і четвертим стовпчиками 4  4 символів представляє границю. 21 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 Далі, що стосується четвертого символьного розряду y3, то кожен з двох варіантів розташування між першим і другим рядками та між третім і четвертим рядками з 4  4 символів представляє границю. Символьний розряд y1, представлений символом, менш здатний стати помилковим і ймовірність помилки зменшується при зростанні числа символів, рознесених від границі, але більш здатний стати помилковим і ймовірність помилки зростає при зростанні числа символів, розташованих ближче до розрядної границі. Якщо біт, який менш здатний стати помилковим (нечутливий до помилки), називається «сильним бітом», а біт, який більш здатний стати помилковим (більше чутливий до помилки), називається «слабким бітом», то відносно 4 символьних розрядів у0-у3, представлених символами в 16QAM, найбільш значущий символьний розряд y0 і другий символьний розряд y1 є сильними бітами, а третій символьний розряд y2 і четвертий символьний розряд y3 є слабкими бітами. Фіг. 13-15 ілюструють розміщення 64 символів (сигнальних точок, що відповідають 64 символам) на площині IQ, коли секцією 27 ортогональної модуляції за Фіг. 8 здійснюється 64QAM. 6 В 64QAM один символ представляє 6 бітів, і існує 64 (= 2 ) символів. Далі, ці 64 символи розміщені так, що вони складають квадрат з 8  8 символів в напрямку I  напрямок Q із центром в початку координат площини IQ. Символьні розряди, представлені одним символом в 64QAM, можуть бути представлені як біти y0, y1, y2, y3, y4 і y5 в порядку, починаючи із самого значущого біта. Коли способом модуляції є 64QAM, 6 кодових розрядів коду LDPC встановлюються (відображаються в символьній формі) в якості символу (значення символу) з 6 бітів у0-у5. Тут, на Фіг. 13вказано розрядні границі для найбільш значущого символьного розряду y0 і другого символьного розряду y1 із числа символьних розрядів у0-у5 символів в 64QAM; на Фіг. 14 вказано розрядні границі, для третього символьного розряду y2 і четвертого символьного розряду y3; а на Фіг. 15 вказано розрядні границі, для п'ятого символьного розряду y4 і шостого символьного розряду y5. Як видно з Фіг. 13, число розрядних границь для кожного із двох найбільш значущих символьних розрядів y0 і y1 дорівнює 1. При цьому, як видно з Фіг. 14, число розрядних границь для третього символьного розряду y2 і четвертого символьного розряду y3 дорівнює 2; і як видно з Фіг. 15, число розрядних границь для п'ятого символьного розряду y4 і шостого символьного розряду y5 дорівнює 4. Відповідно, серед символьних розрядів у0-у5 символів в 64QAM найбільш значущий символьний розряд y0 і другий символьний розряд y1 є найбільш сильними бітами, а третій символьний розряд y2 і четвертий символьний розряд y3 є другими за силою розрядами. Далі, п'ятий символьний розряд y4 і шостий символьний розряд y5 є найбільш слабкими бітами. З Фіг. 12 і далі з Фіг. 13-15 можна бачити, що відносно символьних розрядів символів ортогональної модуляції є така тенденція, що біт високого порядку є сильним бітом, а біт низького порядку є слабким бітом. Тут, як описано вище з посиланням на Фіг. 11, код LDPC, виведений із секції 21 кодування LDPC (Фіг. 8), містить в собі кодові розряди, які нечутливі до помилок, і кодові розряди, які більш чутливі до помилок. При цьому, як описано вище з посиланням на Фіг. 12-15, символьні розряди символів ортогональної модуляції, що здійснюється секцією 27 ортогональної модуляції, містять в собі сильні біти та слабкі біти. Відповідно, якщо кодовому розряду коду LDPC, який є нестійким до помилки, призначений слабкий символьний розряд символу ортогональної модуляції, то стійкість до помилки в цілому падає. Тому запропонований перемежовувач, який перемежовує кодові розряди коду LDPC так, що кодові розряди коду LDPC, які мають низьку стійкість до помилки, призначаються сильним бітам (символьним розрядам) символу ортогональної модуляції. Демультиплексор 25 за Фіг. 8 здійснює обробку перемежовувача. Фіг. 16 ілюструє обробку демультиплексора 25 за Фіг. 8. Зокрема, частина А Фіг. 16 показує приклад функціонального виконання демультиплексора 25. Демультиплексор 25 містить в своєму складі пам'ять 31 і секцію 32 заміни. В пам’ять 31 подається код LDPC із секції 21 кодування LDPC. Пам'ять 31 має ємність зберігання для зберігання mb бітів в (горизонтальному) напрямку рядка й для зберігання N/(mb) бітів в (вертикальному) напрямку стовпчика. Пам'ять 31 записує 22 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 подані в неї кодові розряди коду LDPC в напрямку стовпчика й зчитує кодові розряди в напрямку рядка, а потім подає зчитані кодові розряди в секцію 32 заміни. Тут, N (= довжина K інформації + довжина М парності) є довжиною коду LDPC, як описано вище. Крім цього, m є числом бітів в кодових розрядах коду LDPC, що припадають на один символ, а b є заздалегідь заданим додатним цілим числом і є множником для використання при множенні m на це ціле число. Демультиплексор 25 перетворює (відображає в символічній формі) кодові розряди коду LDPC в символи, як описано вище, і множник b є числом символів, отриманих в деякому значенні за рахунок однократного відображення в символічній формі демультиплексором 25. На частині А Фіг. 16 наведено приклад виконання демультиплексора 25, коли системою модуляції є 64QAM і, відповідно, число m бітів в кодових розрядах коду LDPC на один символ дорівнює 6 бітам. Далі, в частині А Фіг. 16 множник m дорівнює 1 і, відповідно, пам'ять 31 має місткість зберігання N/(6  1)  (6  1) бітів в напрямку стовпчика  напрямок рядка. Тут область зберігання в пам'яті 31 в напрямку стовпчика що містить один біт в напрямку рядка, називається далі відповідно стовпчиком. В частині А Фіг. 16 пам'ять 31 містить в собі шість (= 6  1) стовпчиків. Демультиплексор 25 здійснює запис кодових розрядів коду LDPC в напрямку стовпчика зверху вниз, який утворює пам'ять 31 (у напрямку стовпчика), починаючи з лівого стовпчика, до стовпчика на правій стороні. Потім, якщо запис кодових розрядів закінчується в нижньому розряді правого стовпчика, кодові розряди зчитуються й виводяться в секцію 32 заміни блоками з 6 бітів (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31. Секція 32 заміни здійснює процес заміни позицій кодових розрядів 6 бітів з пам'яті 31 і виводить 6 бітів, отриманих заміною, в якості 6 символьних розрядів y0, y1, y2, y3, y4 і y5, що представляють один символ 64QAM. Зокрема, коли mb кодових розрядів (тут 6 бітів) зчитуються в напрямку рядка з пам'яті 31, якщо i-й біт (i = 0, 1, …, mb–1) найбільш значущого розряду з mb кодових розрядів, зчитаних з пам'яті 31, представляється бітом bi, тоді 6 кодових розрядів, зчитаних в напрямку рядка з пам'яті 31, можуть бути представлені як біти b0, b1, b2, b3, b4 і b5, починаючи із самого значущого розряду. Співвідношення ваги стовпчика, описане вище з посиланням на Фіг. 11, призводить до того, що кодовий розряд, розташований ближче до біта b0, є кодовим розрядом, стійким до помилки, тоді як кодовий розряд розташований ближче до біта b 5 є кодовим розрядом з низькою стійкістю до помилки. Секція 32 заміни здійснює процес заміни по заміні позиції 6 кодових розрядів b 0-b5 з пам'яті 31, так що кодовий розряд, який має низьку стійкість до помилки серед цих 6 кодових розрядів b0-b5 з пам'яті 31, може бути призначений біту, який має високу стійкість серед символьних розрядів y0-y5 одного символу 64QAM. Тут, для способу заміни 6 кодових розрядів b0-b5 з пам'яті 31 так, щоб їм було призначено 6 символьних розрядів y0-y5, що представляють один символ 64QAM, запропоновано різні системи. Частина В Фіг. 16 ілюструє перший спосіб заміни; частина С Фіг. 16 ілюструє другий спосіб заміни; частина D Фіг. 16 ілюструє третій спосіб заміни. У частинах з B Фіг. 16 до D Фіг. 16 (аналогічно також на Фіг. 17, що описана далі), лінійний сегмент, що з'єднує між собою біти bi і yj, означає, що кодовий розряд bi призначений символьному розряду yj символу (замінений на позицію символьного розряду yj). У якості першого способу заміни запропоновано прийняти один із трьох варіантів заміни в частині В Фіг. 16, а в якості другого способу заміни запропоновано прийняти один із двох варіантів заміни в частині C Фіг. 16. У якості третього способу заміни запропоновано вибрати й використовувати шість варіантів заміни в частині D Фіг. 16. Фіг. 17 ілюструє приклад виконання демультиплексора 25 в випадку модуляції способом 64QAM (відповідно, число m бітів в кодових розрядах коду LDPC, що відображуються в один символ, дорівнює 6 аналогічно тому, як це має місце на Фіг. 16), а множник b дорівнює 2, і також ілюструє четвертий спосіб заміни. Коли множник b дорівнює 2, пам'ять 31 має місткість зберігання N/(6  2)  (6  2) в напрямку стовпчика  напрямок рядка й містить 12 (= 6  2) стовпчиків. Частина А Фіг. 17 ілюструє порядок запису коду LDPC в пам’ять 31. 23 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 Демультиплексор 25 здійснює запис кодових розрядів коду LDPC в напрямку стовпчика зверху вниз, який утворює пам'ять 31 (у напрямку стовпчика), починаючи з лівого стовпчика і закінчуючи стовпчиком на правій стороні, як описано тут вище з посиланням на Фіг. 16. Далі, якщо запис кодових розрядів закінчується в нижньому розряді правого стовпчика, кодові розряди зчитуються й виводяться в секцію 32 заміни блоками з 12 бітів (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31. Секція 32 заміни здійснює процес заміни позицій кодових розрядів 12 бітів з пам'яті 31 відповідно до четвертого способу заміни й виводить 12 бітів, отриманих заміною, в якості 12 символьних розрядів, що представляють два символи 64QAM, зокрема, в якості 6 символьних розрядів y0, y1, y2, y3, y4 і y5, що представляють один символ 64QAM, і 6 символьних розрядів y0, y1, y2, y3, y4 і y5, що представляють другий символ. Тут, частина В Фіг. 17 ілюструє четвертий спосіб заміни секцією 32 заміни в частині А Фіг. 17. Слід зазначити, що коли множник b дорівнює 2 (аналогічно також, і коли множник b дорівнює 3 або більше), в процесі заміни mb кодових розрядів призначаються mb символьним розрядам з b символів, що слідують один за одним. в нижченаведеному описі, в тому числі в описі, даному з посиланням на Фіг. 17, (i+1)-й біт із найбільш значущого кодового розряду з mb символьних розрядів в b символах, що слідують один за одним, представляється як біт (символьного розряду) yi для зручності опису. Крім того, який спосіб заміни є оптимальним, тобто такий що забезпечує зменшену частоту появи помилок в тракті зв'язку AWGN, залежить від швидкості кодування, довжини коду й способу модуляції коду LDPC тощо. Тепер з посиланням на Фіг. 18-20 описується перемежовування парності перемежовувачем 23 парності за Фіг. 8. На Фіг. 18 наведено граф (частина графа) Таннера для матриці перевірки на парність коду LDPC. Якщо множина вузлів змінної (кодових розрядів, що відповідають їм), з'єднаних з вузлом перевірки, в яких відбулась помилка, така як стирання, рівна 2, як зображено на Фіг. 18, то вузол перевірки повертає повідомлення рівної ймовірності, це означає, що ймовірність нульового і одиничного значення рівні одна одній для всіх вузлів змінної, що з'єднані із цим вузлом перевірки. Тому, якщо декілька вузлів змінної, з'єднаних з одним і тим самим вузлом перевірки, одночасно перевести в стан стирання або інший помилковий стан, якість декодування погіршувалася. В цьому випадку, код LDPC, виведений із секції 21 кодування LDPC за Фіг. 8 і запропонований в стандарті DVB-S.2, є нерегулярним повторюваним кодом, що накопичується (IRA), і матриця НТ парності матриці Н перевірки на парність має сходинкову структуру, як показано на Фіг. 10. Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою та граф Таннера, що відповідає цій матриці НТ парності. Зокрема, частина А Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою, а частина В Фіг. 19 ілюструє граф Таннера, що відповідає матриці НТ парності із частини А Фіг. 19. Коли матриця НТ парності має сходинкову структуру, в графі Таннера цієї матриці Н Т парності ті вузли змінної коду LDPC, які відповідають стовпчику елемента в матриці Н Т парності, що має значення 1 і повідомлення якого знаходиться за допомогою суміжних кодових розрядів (бітів парності), з'єднані з одним і тим самим вузлом перевірки. Відповідно, якщо описані вище суміжні біти парності переведені в помилковий стан за рахунок пакетних помилок, стирання тощо, тоді, оскільки вузол перевірки з'єднаний з декількома вузлами змінної, що відповідають декільком бітам парності, які стали помилковими (вузли змінної, повідомлення яких знаходяться за допомогою бітів парності), повертається повідомлення рівної ймовірності, що сповіщає про те, що ймовірність нульового і одиничного значення, можуть бути рівні між собою, в вузлах змінної, з'єднаних із цим вузлом перевірки, якість декодування погіршується. Тоді, якщо довжина пакета (число бітів, які стали помилковими через пакетну помилку) велика, якість декодування погіршується ще більше. Тому, щоб запобігти погіршенню якості описаного вище декодування, перемежовувач 23 парності (Фіг. 8) здійснює перемежовування для перемежовування бітів парності коду LDPC із секції 21 кодування LDPC в позиції інших бітів парності. Фіг. 20 ілюструє матрицю НТ парності в матриці Н перевірки на парність, що відповідає коду LDPC, після перемежовування парності, що здійснена перемежовувачем 23 парності за Фіг. 8. Тут, інформаційна матриці НА в матриці Н перевірки на парність, що відповідає коду LDPC, запропонованому в стандарті DVB-S.2 і виведеному із секції 21 кодування LDPC, має циклічну структуру. 24 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 Ця циклічна структура означає структуру, в якій деякий стовпчик збігається з іншим стовпчиком в циклічно зсунутому стані (повороті) і містить в своєму складі, наприклад, структуру, в якій для кожних Р стовпчиків позиції із одиничними значеннями в рядках цих Р стовпчиків збігаються з позиціями, в яких перший з Р стовпчиків циклічно зсунутий в напрямку стовпчика на значення, яке збільшується пропорційно значенню q, отриманому діленням довжини М парності. Надалі, число Р стовпчиків в циклічній структурі називається тут відповідно блоковим числом стовпчиків. У якості коду LDPC, запропонованого в стандарті DVB-S.2 і виведеного із секції 21 кодування LDPC, доступні два коди LDPC, що включають в себе коди з довжиною N, рівною 64.800 і 16.200 бітів, як описано вище з посиланням на Фіг. 11. Тепер, якщо із двох різних кодів LDPC, довжина N коду яких рівна 64.800 і 16.200 бітів, звернути увагу на код LDPC, довжина N коду якого рівна 64.800 бітів, то доступно одинадцять різних швидкостей кодування цього коду LDPC, довжина N коду якого складає 64.800 бітів, як описано вище з посиланням на Фіг. 11. Відносно кодів LDPC, довжина N коду яких рівна 64.800 бітів і які мають одинадцять різних швидкостей кодування, в стандарті DVB-S.2 запропоновано, щоб число Р стовпчиків циклічної структури дорівнювало 360, що є одним з дільників довжини М парності, крім 1 і М. Далі, відносно кодів LDPC, довжина N коду яких рівна 64.800 бітів і які мають одинадцять різних швидкостей кодування, довжина М парності має інше значення, і представляється виразом М = q  p = q  360, що залежить від швидкості кодування. Відповідно, значення q також є одним з дільників довжини М парності, крім 1 і М, аналогічно числу Р стовпчиків циклічної структури й утворюється діленням довжини М парності на число Р стовпчиків циклічної структури (добуток Р на q, які є дільниками довжини М парності, являє собою довжину М парності). Коли інформаційна довжина представлена числом K, ціле число більше 0, але менше Р представлене числом х, ціле число більше 0, але менше q представлене числом y, перемежовувач 23 парності перемежовує в якості перемежовування парності (K+qx+y+1)-й кодовий розряд із числа бітів парності, які складають від (K+1)-го до (K+М)-го бітів коду LDPC із секції 21 кодування LDPC, в позицію (K+Ру+х+1)-го кодового розряду. Відповідно такому перемежовуванню парності, оскільки вузли змінної (біти парності, що відповідають вузлам змінної), з'єднані з одним і тим самим вузлом перевірки, рознесені на відстань, що відповідає числу Р стовпчиків циклічної структури – тут на 360 бітів, – то, коли довжина пакетної помилки менша за 360 бітів, можна запобігти такій ситуації, коли декілька вузлів змінної, з'єднаних з тим самим вузлом перевірки, стають помилковими одночасно. В результаті, стійкість до пакетної помилки можна поліпшити. Слід зазначити, що код LDPC після перемежовування парності, при якому (K+qx+y+1)-й кодовий розряд перемежовується в позицію (K+Ру+х+1)-го кодового розряду, збігається з кодом LDPC матриці перевірки на парність (названою тут також перетвореною матрицею перевірки на парність), отриманим заміною стовпчика при заміні (K+qx+y+1)-го стовпчика вихідної матриці Н перевірки на парність на (K+Ру+х+1)-й стовпчик. Далі, в матриці парності перетвореної матриці перевірки на парність, як видно з Фіг. 20, з'являється псевдоциклічна структура, блок якої складає Р стовпчиків (на Фіг. 20 це 360 стовпчиків). Тут, псевдоциклічна структура означає структуру, яка має ділянку із циклічною структурою за винятком деякої її частини. В стовпчику перетвореної матриці перевірки на парність, отриманому із застосуванням заміни стовпчика, що відповідає перемежовуванню парності в матриці перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2, ділянка з 360 рядків  360 стовпчиків (описана нижче зсунута матриця) в правій верхній ділянці має на один одиничний елемент менше (який має значення 0). Тому, перетворена матриця перевірки на парність не має (повної) циклічної структури, але має псевдоциклічну структуру. Слід зазначити, що перетворена матриця перевірки на парність за Фіг. 20 являє собою матрицю, в якій також заміна рядків для конфігурування перетвореної матриці перевірки на парність із описаної вище конфігураційної матриці застосована до вихідної матриці Н перевірки на парність на додаток до заміни стовпчиків, яка відповідає перемежовуванню парності. Тепер, з посиланням на Фіг. 21-24 описується перемежовування прокрутки стовпчиків перемежовувачем 24 прокрутки стовпчиків за Фіг. 8. У передавальному пристрої 11 за Фіг. 8 два або більше кодових розрядів коду LDPC передаються в якості одного символу, як запропоновано вище, щоб поліпшити ефективність використання частот. Зокрема, наприклад, коли 2 біти кодових розрядів використовуються для утворення одного символу, то в якості способу модуляції використовується, наприклад, QPSK, 25 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 але коли 4 біта кодових розрядів використовуються для утворення одного символу, то в якості способу модуляції використовується, наприклад, 16QAM. Коли при цьому два або більше кодових розрядів передаються в якості одного символу, то, якщо в деякому символі відбувається стирання або інша помилка, всі з кодових розрядів (призначених символьним розрядам) цього символу стають помилковими (стертими). Відповідно, щоб знизити ймовірність того, що багато вузлів змінної (кодових розрядів, що відповідають цим вузлам змінної), що з'єднані з одним і тим самим вузлом перевірки, одночасно можуть постраждати від стирання для поліпшення якості при декодуванні необхідно уникати того, щоб вузли змінної, що відповідають кодовим розрядам одного символу з'єднувалися з одним і тим самим вузлом перевірки. При цьому, в матриці Н перевірки на парність коду LDPC, запропонованого в стандарті DVBS.2 і виведеного із секції 21 кодування LDPC, інформаційна матриця НА має циклічну структуру, а матриця НТ має сходинкову структуру, як описано вище. Тоді, в перетвореній матриці перевірки на парність, яка є матрицею перевірки на парність коду LDPC після перемежовування парності, циклічна структура (точніше, псевдоциклічна структура, як описано вище) з'являється також в матриці парності, як показано на Фіг. 20. На Фіг. 21 наведено перетворену матрицю перевірки на парність. Зокрема, частина А Фіг. 21 ілюструє перетворену матрицю перевірки на парність матриці Н перевірки на парність, яка має довжину N коду, що дорівнює 64.800 бітам, і швидкість (r) кодування, що дорівнює 3/4. На частині А Фіг. 21 позиція елемента зі значенням 1 в перетвореній матриці перевірки на парність показана крапкою (). На частині В Фіг. 21 наведено процес, що здійснюється демультиплексором 25 (Фіг. 8) для коду LDPC перетвореної матриці перевірки на парність із частини А Фіг. 21, тобто код LDPC після перемежовування парності. В частині В Фіг. 21 кодові розряди коду LDPC після перемежовування парності записуються в напрямку стовпчика в чотирьох стовпчиках, які утворюють пам'ять 31 демультиплексора 25 при використанні 16QAM в якості способу модуляції. Кодові розряди, записані в напрямку стовпчика в чотирьох стовпчиках, які утворюють пам'ять 31, зчитуються в напрямку рядка блоками з 4 бітів, які утворюють один символ. У цьому випадку, 4 кодових розряди В0, В1, В2 і В3, які утворюють один символ, іноді утворюють кодові розряди, що відповідають 1 і включені в довільний рядок матриці перевірки на парність після перетворення за частиною А Фіг. 21, і в цьому випадку вузли змінної, що відповідають кодовим розрядам В0, В1, В2 і В3, з'єднані з одним і тим самим вузлом перевірки. Відповідно, коли ці 4 кодові розряди В0, В1, В2 і В3 одного символу відповідають 1 і включені в довільний рядок відповідної матриці перевірки на парність, якщо відбувається стирання цього символу, тоді той вузол перевірки, до якого приєднані вузли змінної, що відповідають кодовим розрядам В0, В1, В2 і В3, не може знайти відповідне повідомлення. В результаті погіршується якість декодування. Крім того, при інших швидкостях, ніж швидкість кодування 3/4, декілька кодових розрядів, що відповідають декільком вузлам змінної, що з'єднані з одним і тим самим вузлом перевірки, іноді утворюють один символ 16QAM аналогічно. Тому перемежовувач 24 прокрутки стовпчиків здійснює перемежовування прокрутки стовпчиків, в якому кодові розряди коду LDPC після перемежовування парності з перемежовувача 23 парності перемежовуються так, що декілька кодових розрядів, що відповідають 1 і включені в один довільний рядок перетвореної матриці перевірки на парність, не включаються в один символ. Фіг. 22 ілюструє перемежовування прокрутки стовпчиків. Зокрема, Фіг. 22 ілюструє пам'ять 31 (Фіг. 16 і 17) демультиплексора 25. Пам'ять 31 має місткість для зберігання mb бітів в (вертикальному) напрямку стовпчика і зберігає N/(mb) бітів в (горизонтальному) напрямку рядка й містить в своєму складі mb стовпчиків, як показано на Фіг. 16. Далі, перемежовувач 24 прокрутки стовпчиків записує кодові розряди коду LDPC в напрямку стовпчиків в пам’ять 31 і управляє початковою позицією запису, коли кодові розряди зчитуються в напрямку рядка, для здійснення перемежовування прокрутки стовпчиків. Зокрема, перемежовувач 24 прокрутки стовпчиків відповідним чином змінює початкову позицію запису, в якому повинен починатись запис кодових розрядів для кожного з множини стовпчиків, так що множина кодових розрядів, зчитаних в напрямку рядка й використаних для одержання одного символу, можуть не стати кодовими розрядами, що відповідають 1 і включені в один довільний рядок перетвореної матриці перевірки на парність (переставляє кодові 26 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55 60 розряди коду LDPC так, що множина кодових розрядів, що відповідають 1 і включені в один довільний рядок матриці перевірки на парність, можуть не включатися в той самий символ). Тут, Фіг. 22 показує приклад конфігурації пам'яті 21, коли способом модуляції є 16QAM і, крім того, описаний вище, з посиланням на Фіг. 16, множник b дорівнює 1. Відповідно, число m бітів в кодових розрядах коду LDPC, що припадають на один символ, становить 4 біта, а пам'ять 31 утворена із чотирьох (= mb) стовпчиків. Перемежовувач 24 прокрутки стовпчиків (замість демультиплексора 25, наведеного на Фіг. 16) здійснює запис кодових розрядів коду LDPC в напрямку зверху вниз (напрямок стовпчика) в чотири стовпчики, які утворюють пам'ять 31, починаючи з лівого стовпчика і закінчуючи правим стовпчиком. Потім, коли запис кодових розрядів закінчується в правому стовпчику, перемежовувач 24 прокрутки стовпчиків зчитує кодові розряди блоками по 4 біти (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31, і виводить ці кодові розряди як код LDPC після перемежовування прокрутки стовпчиків в секції 32 заміни (Фіг. 16 і 17) демультиплексора 25. Однак, якщо адреса головної (верхньої) позиції кожного стовпчика 0 і адреси позицій в напрямку стовпчика представлені цілими числами в порядку зменшення, то перемежовувач 24 прокрутки стовпчиків встановлює для лівого стовпчика початкову позицію запису в позицію, адреса якої дорівнює 0; встановлює для другого стовпчика (ліворуч) початкову позицію запису в позицію, адреса якої дорівнює 2; встановлює для третього стовпчика початкову позицію запису в позицію, адреса якої дорівнює 4; і встановлює для четвертого стовпчика початкову позицію запису в позицію, адреса якої дорівнює 7. Слід зазначити, що відносно стовпчиків, для яких початкова позиція запису відмінна від 0, після того, як кодові розряди записані в нижню позицію, позиція запису повертається вгору (у позицію, адреса якої дорівнює 0), і здійснюється запис в позицію, що безпосередньо передує початковій позиції запису. Після цього здійснюється запис в наступний (правий) стовпчик. При здійсненні такого перемежовування прокрутки стовпчиків, як описано вище, може бути попереджено ситуацію, коли декілька кодових розрядів, що відповідають декільком вузлам змінної, що з'єднані з тим самим вузлом перевірки, утворюють один символ 16QAM (включені в той самий символ), відносно кодів LDPC усіх швидкостей кодування, довжина N коду яких складає 64.800, як запропоновано в стандарті DVB-S.2, а в результаті можна поліпшити якість при декодуванні в тракті зв'язку, який викликає стирання. Фіг. 23 ілюструє число стовпчиків пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси початкових позицій запису для кожного способу модуляції кодів LDPC одинадцяти різних швидкостей кодування з довжиною N коду 64.800, як запропоновано стандартом DVB-S.2. Коли множник b дорівнює 1, а крім того, оскільки, наприклад, в якості способу модуляції прийнята QPSK, число m бітів одного символу дорівнює 2 бітам, то, згідно Фіг. 23, пам'ять 31 має два стовпчики для зберігання 2  1 (= mb) бітів в напрямку рядка й зберігає 64.800/(2  1) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого із двох стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, а початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 2. Слід зазначити, що множник b дорівнює 1, наприклад, коли один з першого-третього способів заміни за Фіг. 16 прийнятий в якості способу заміни в процесі заміни в демультиплексорі 25 (Фіг. 8) або в подібному випадку. Коли множник b дорівнює 2 і, крім того, оскільки, наприклад, в якості способу модуляції прийнята QPSK, число m бітів одного символу дорівнює 2 бітам, то, згідно Фіг. 23, пам'ять 31 містить чотири стовпчики для зберігання 2  2 (= mb) бітів в напрямку рядка й зберігає 64.800/(2  2) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого із чотирьох стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої 4, а початкова позиція запису для четвертого стовпчика встановлюється в позицію, адреса якої 7. Слід зазначити, що множник b дорівнює 2, наприклад, коли четвертий спосіб заміни за Фіг. 16 прийнятий в якості способу заміни в процесі заміни в демультиплексорі 25 (Фіг. 8). Коли множник b дорівнює 1 і, крім того, оскільки, наприклад, в якості способу модуляції прийнято 16QAM, число m бітів одного символу дорівнює 4 бітам, то, згідно Фіг. 23, пам'ять 31 містить чотири стовпчики для зберігання 4  1 (= mb) бітів в напрямку рядка й зберігає 64.800/(4 27 UA 100033 C2 5 10 15 20 25 30 35 40 45 50 55  1) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого із чотирьох стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої 4, а початкова позиція запису для четвертого стовпчика встановлюється в позицію, адресу якої 7. Коли множник b дорівнює 2 і, крім того, оскільки, наприклад, в якості способу модуляції прийнято 16QAM, число m бітів одного символу дорівнює 4 бітам, то, згідно Фіг. 23, пам'ять 31 має вісім стовпчиків для зберігання 4  2 (= mb) бітів в напрямку рядка й зберігає 64.800/(4  2) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого з восьми стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 0, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для четвертого стовпчика встановлюється в позицію, адреса якої 4, початкова позиція запису для п'ятого стовпчика встановлюється в позицію, адреса якої 4, початкова позиція запису для шостого стовпчика встановлюється в позицію, адреса якої 5, початкова позиція запису для сьомого стовпчика встановлюється в позицію, адреса якої 7, а початкова позиція запису для восьмого стовпчика встановлюється в позицію, адреса якої 7. Коли множник b дорівнює 1 і, крім того, оскільки, наприклад, в якості способу модуляції прийнято 64QAM, число m бітів одного символу дорівнює 6 бітам, то, згідно Фіг. 23, пам'ять 31 має шість стовпчиків для зберігання 6  1 (= mb) бітів в напрямку рядка й зберігає 64.800/(6  1) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого із шести стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої 5, початкова позиція запису для четвертого стовпчика встановлюється в позицію, адреса якої 9, початкова позиція запису для п'ятого стовпчика встановлюється в позицію, адреса якої 10, а початкова позиція запису для шостого стовпчика встановлюється в позицію, адреса якої 13. Коли множник b дорівнює 2 і, крім того, оскільки, наприклад, в якості способу модуляції прийнято 64QAM, число m бітів одного символу дорівнює 6 бітам, то, згідно Фіг. 23, пам'ять 31 має дванадцять стовпчиків для зберігання 6  2 (= mb) бітів в напрямку рядка й зберігає 64.800/(6  2) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого із дванадцяти стовпчиків пам'яті 31 встановлюється в позицію, адреса якої 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої 0, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для четвертого стовпчика встановлюється в позицію, адреса якої 2, початкова позиція запису для п'ятого стовпчика встановлюється в позицію, адреса якої 3, початкова позиція запису для шостого стовпчика встановлюється в позицію, адреса якої 4, початкова позиція запису для сьомого стовпчика встановлюється в позицію, адреса якої 4, початкова позиція запису для восьмого стовпчика встановлюється в позицію, адреса якої 5, початкова позиція запису для дев'ятого стовпчика встановлюється в позицію, адреса якої 5, початкова позиція запису для десятого стовпчика встановлюється в позицію, адреса якої 7, початкова позиція запису для одинадцятого стовпчика встановлюється в позицію, адреса якої 8, а початкова позиція запису для дванадцятого стовпчика встановлюється в позицію, адреса якої 9. Коли множник b дорівнює 1 і, крім того, оскільки, наприклад, в якості способу модуляції прийнято 256QAM, число m бітів одного символу дорівнює 8 бітам, то, згідно Фіг. 23, пам'ять 31 має вісім стовпчиків для зберігання 8  1 (= mb) бітів в напрямку рядка й зберігає 64.800/(8  1) бітів в напрямку стовпчика. Тоді, початкова позиція запису для першого з восьми стовпчиків пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпчика встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпчика встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпчика встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для п'ятого стовпчика встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для шостого стовпчика встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для сьомого стовпчика встановлюється в позицію, адреса якої 28