Нелінійний паралельний сигнатурний аналізатор

Нелінійний паралельний сигнатурний аналізатор, який містить інформаційні входи, групи блоків дешифраторів, групи блоків перемноження на два за модулем три, групу блоків суматорів за моду лем три та групу дворозрядних регістрів при цьому кожний інформаційний вхід сигнатурного аналізатора підключений до відповідного дешифратора, виходи схем множення з'єднані з відповідними суматорами за модулем три, перші виходи яких підключені до перших входів дворозрядних регістрів, а другі виходи суматорів за модулем три підключені до других входів дворозрядних регістрів, а треті входи дворозрядних регістрів підключені до схеми синхронізації, який відрізняється тим, що в нього введені входи суматорів за модулем три, які дозволяють представити сигнал парою двійкових цифр, виходи відповідних дешифраторів парами підключаються до відповідних схем множення на два за модулем три у відповідності з виглядом матриці станів H  h1h2 ...hn , де h1  b 0 0...0 , b0 Корисна модель належить до обчислювальної техніки та може використовуватися у системах діагностування цифрових об'єктів. Відомий сигнатурний аналізатор [1], який складається з інформаційного входу, синхровходу, шифратора, блока додавання за модулем три та дворозрядних регістрів. Недоліком цього пристрою є те, що він призначений для послідовної обробки цифрового коду. Найбільш близьким до того, що пропонується технічним рішенням, вибраним як прототип, є пристрій [2], який складається з інформаційних входів, групи блоків дешифраторів, групи логічних схем АБО, групи блоків перемноження на два за модулем три, групу блоків суматорів за модулем три та групу дворозрядних регістрів. Недоліком цього пристрою є надмірна кількість логічних елементів. В основу корисної моделі поставлено задачу спрощення технічної реалізації. Поставлена задача вирішується за рахунок того, що у відомий пристрій-прототип [2], який містить інформаційні входи, групи блоків дешифраторів, групи блоків перемноження на два за модулем три, групу блоків суматорів за модулем три та гру пу дворозрядних регістрів додатково введені входи суматорів за модулем три, які дозволяють представити сигнал парою двійкових цифр, при цьому інформаційні сигналі підключаються до відповідних дешифраторів, виходи яких парами підключаються до відповідних схем множення на два за модулем три у відповідності з виглядом матриці станів H  h1h2 ...hn де h1 b0 0...0 , b 0 - вільний (11) UA (19) член утворюючого поліному, виходи схем множення з'єднуються з відповідними суматорами за модулем три, перші виходи яких підключені до перших входів дворозрядних регістрів, а другі виходи суматорів за модулем три підключаються до других входів дворозрядних регістрів, до третіх входів дворозрядних суматорів підключається сигнал синхронізації схеми. Позитивним технічним результатом є те, що зменшується кількість логічних елементів, а пристрій дозволяє отримувати сигнатуру паралельного потоку цифрового коду з одержанням результату, який дорівнює результату, одержаному на одноканальному сигнатурному аналізаторі (ОСА). 64601 (13) U вільний член утворюючого поліному. 3 64601 Це дає змогу значно прискорити процес отримання сигнатури. При пошуку в патентній та науково-технічній літературі не виявлено об'єктів з ознаками, подібними до відмінних ознак технічного рішення, що заявляється, на підставі чого можна зробити висновок про відповідність його критерію "суттєві відмінності". На Фіг.1 наведена структурна схема пристрою в загальному вигляді. Пристрій включає: інформаційні входи 1; групу блоків дешифраторів 21-2n; групу блоків 31-3n перемноження на два за модулем три; групу блоків 41-4r суматорів за модулем три та групу дворозрядних регістрів 51-5r. Сигнатурний аналізатор є схемою, що здійснює ділення вхідної послідовності 1, коефіцієнти at якої належать множині {0, 1, 2}, на утворюючий поліном P( x )  br x r 3 br 1x r 1 3 ... 3 bx 3 b0 , на підставі якого побудована матриця станів, а вже за її виглядом здійснюється підключення пар сигналів з дешифраторів 21-2n до блоків множення коефіцієнтів 31-3n. Пристрій працює наступним чином. В початковому стані в регістрах записано код 0…0 (ланцюги встановлення в початковий стан не показані). 4 Надходження на вхід 1 паралельної вхідної послідовності викличе на виходах кожного дешифратора двоканальної послідовності відповідно до наступної логіки: Входи 0 1 х Виходи 00 01 10 Знаком x позначено третій (високий) стан. Пари двійкових сигналів з дешифраторів подають на схеми множення коефіцієнтів відповідно до матриці станів. Матриця станів будується таким чином. На підставі вибраного утворюючого полінома з кінцевого поля Галуа GF(3) будується ОСА. У перший тригер першого регістра Pг1 записується 1, а в інші - всі нулі. Це перший стан регістра. Після цього послідовно проводяться зсуви попереднього стану та їх збереження. Зсуви відбуваються з урахуванням попереднього стану завдяки зворотним зв'язках відповідно до ступенів утворюючого полінома через суматор за модулем 3. Таким чином, одержана матриця станів, яка, наприклад, для P( x )  x 4 3 x 3 3 1 має вигляд: 1 0 0 0 1 0 1 0 0 2 0 0 1 0 3 1 0 0 1 4 1 1 0 0 5 0 1 1 0 6 1 0 1 1 7 2 1 0 1 8 1 2 1 0 9 1 1 2 1 10 0 1 1 2 11 0 0 1 1 12 2 0 0 1 13 1 2 0 0 14 0 1 2 0 15 2 0 1 2 16 0 2 0 1 17 1 0 2 0 18 2 1 0 2 19 2 2 1 0 20 1 2 2 1 21 0 1 2 2 22 1 0 1 2 23 0 1 0 1 24 1 0 1 0 25 1 1 0 1 26 1 1 1 0 27 1 1 1 1 28 2 1 1 1 29 2 2 1 1 30 2 2 2 1 31 0 2 2 2 32 1 0 2 2 33 1 1 0 2 34 2 1 1 0 35 1 2 1 1 36 2 1 2 1 37 0 2 1 2 38 0 0 2 1 39 0 0 0 2 40 2 0 0 0 41 0 2 0 0 42 0 0 2 0 43 2 0 0 2 44 2 2 0 0 45 0 2 2 0 46 2 0 2 2 47 1 2 0 2 48 2 1 2 0 49 2 2 1 2 50 0 2 2 1 51 0 0 2 2 52 1 0 0 2 53 2 1 0 0 54 0 2 1 0 55 1 0 2 1 56 0 1 0 2 57 2 0 1 0 58 1 2 0 1 59 1 1 2 0 60 2 1 1 2 61 0 2 1 1 62 2 0 2 1 63 0 2 0 2 64 2 0 2 0 65 2 2 0 2 66 2 2 2 0 67 2 2 2 2 68 1 2 2 2 69 1 1 2 2 70 1 1 1 2 71 0 1 1 1 72 2 0 1 1 73 2 2 0 1 74 1 2 2 0 75 2 1 2 2 76 1 2 1 2 77 0 1 2 1 78 0 0 1 2 79 0 0 0 1 80 У блоках суматорів за модулем три відбувається додавання, а відповідні їм регістри зберігають цю інформацію, яка є сигнатурою. На Фіг.2, як приклад, наведена схема дванадцятирозрядного аналізатора на основі утворюючого полінома P( x )  x 4 3 x 3 3 1 . На суматор за модулем три 41 подається вхідна послідовність 1 з урахуванням ваги коефіцієнтів відповідно до першого рядка матриці станів при довжині вхідної послідовності n  12 . При цій довжині тільки 8-й розряд вхідної послідовності з дешифратора 28 необхідно помножити на два, що і здійснюється в блоці 31. На суматор за модулем три 42 подається вхідна послідовність, оброблена відповідно до другого рядка матриці станів при довжині вхідної послідовності n  12 . Для цього суматора необхідно помножити на два 9-й розряд вхідної послідовності з дешифратора 29. Для решти регістрів необхідно провести аналогічні дії. Рівняння одержуваних сигнатур одноканального і паралельного сигнатурного аналізаторів досягається за рахунок того, що спочатку будується матриця станів ОСА, а потім, на підставі одержаної матриці будується нелінійний паралельний 5 сигнатурний аналізатор. Покажемо процес отримання сигнатур на наступному прикладі. При подачі на вхід ОСА с P( x )  x 4 3 x 3 3 1 вхідної послідовності, наприклад ( t )GF(3 )  1020210120 у кінцевому полі GF(3) одержимо сигнатуру sig( t )GF(3)  ( t )mod 3  0012 . 64601 6 Процес отримання сигнатури sig(t ) на паралельному сигнатурному аналізаторі наведений у табл.2 Процес отримання цієї сигнатури для такої вхідної послідовності ( t )GF(3 ) на ОСА наведено в табл.1 Сигнатура вхідної послідовності V(t  1) визначається, як: sigV ( t  1)   3ai hi i 1n   a1 h1 3 a2 h2 3 a 4 h4 3 a5 h5 3 a7 h7 3 a8 h8 3 a10 h10 3 a12 h12  0102 Рівність сигнатур одноканального і паралельного сигнатурних аналізаторів свідчить про правильність одержаних сигнатур при одній і тій же вхідній послідовності. Джерела інформації: . 1. Авт.св. СССР №1264180. 1986. Бюл. №38. Сигнатурный анализатор. Иванов М.А. 2. Патент України на винахід UA №85626, кл. G06F 11/00, G06F 11/273, 2009. (прототип). 7 Комп’ютерна верстка А. Рябко 64601 8 Підписне Тираж 23 прим. Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601