Цифровий генератор синусоїдальних сигналів

Реферат: Генератор може бути використаний в інформаційно-комунікаційних системах, в вимірювальних, керуючих і інших пристроях, де необхідно застосування сигналів синусоїдальної форми, що мають мінімальні амплітудні і фазові похибки, високу спектральну чистоту. Згідно з винаходом генератор додатково містить третій і четвертий регістри, вхід першого з яких з'єднаний з виходом першого регістра, а вихід підключений до другого входу схеми віднімання, причому вхід четвертого регістра з'єднаний з виходом другого регістра, а вихід підключений до другого входу схеми додавання. В цифровому генераторі синусоїдальних сигналів за рахунок введення нових конструктивних елементів та зв'язків забезпечується вилучення з його складу складніших конструктивних елементів і за рахунок цього досягається його спрощення і підвищення точності відтворення квадратурних синусоїдальних сигналів. UA 102339 C2 (12) UA 102339 C2 UA 102339 C2 5 10 15 20 25 30 35 40 45 50 55 Винахід належить до галузі приладобудування, генерування квадратурних гармонічних сигналів методом прямого цифрового синтезу, з можливістю оперативного керування частотою вихідних сигналів. Генератор може бути використаний в інформаційно-комунікаційних системах, в вимірювальних, керуючих і інших пристроях, де необхідне застосування сигналів синусоїдальної форми, що мають мінімальні амплітудні і фазові похибки, високу спектральну чистоту. Відомий цифровий генератор синусоїдальних сигналів [Fred Harris. Ultra Low Phase Noise DSP Oscillator. IEEE Signal Processing Magazine, 121, July, 2007], який містить схему віднімання, схему додавання, перший і другий помножувачі, перший і другий регістри, причому вхід першого регістра з'єднаний з першим виходом пристрою і з виходом схеми віднімання, перший вхід якої підключений до виходу першого помножувача, вхід якого з'єднаний з виходом другого регістра, вхід якого підключений до другого виходу пристрою і виходу схеми додавання, перший вхід якої з'єднаний з виходом другого помножувача, вхід якого підключений до виходу першого регістра. Але вихід першого регістра з'єднаний з входом третього помножувача, вихід якого підключений до другого входу схеми віднімання, а вихід другого регістра з'єднаний з входом четвертого помножувача, вихід якого підключений до другого входу схеми додавання, що істотно ускладнює схему пристрою і зменшує його точність. В основу винаходу поставлена задача створення цифрового генератора синусоїдальних сигналів, в якому введення нових конструктивних елементів та зв'язків забезпечувало б вилучення з його складу складніших конструктивних елементів і за рахунок цього дозволяло б досягти його спрощення і підвищення точності відтворення квадратурних сигналів. Поставлена задача вирішується тим, що цифровий генератор синусоїдальних сигналів, який містить схему віднімання, схему додавання, перший і другий помножувачі, перший і другий регістри, причому вхід першого регістра з'єднаний з першим виходом пристрою і з виходом схеми віднімання, перший вхід якої підключений до виходу першого помножувача, вхід якого з'єднаний з виходом другого регістра, вхід якого підключений до другого виходу пристрою і виходу схеми додавання, перший вхід якої з'єднаний з виходом другого помножувача, вхід якого підключений до виходу першого регістра, згідно з винаходом, додатково містить третій і четвертий регістри, вхід першого з яких з'єднаний з виходом першого регістра, а вихід підключений до другого входу схеми віднімання, причому вхід четвертого регістра з'єднаний з виходом другого регістра, а вихід підключений до другого входу схеми додавання. Введення нових елементів та зв'язків привело до істотного спрощення структури, зменшення похибки перетворення і підвищення точності відтворення квадратурних сигналів. На Фіг. 1 представлена блок-схема цифрового генератора синусоїдальних сигналів, де 1 схема віднімання, 2 і 3 - перший і третій регістри, 4 і 5 - перший і другий помножувачі, 6 - схема додавання, 7 і 8 - другий і четвертий регістри. На Фіг. 2 і 3 наведені результати імітаційного моделювання запропонованого пристрою і відомого пристрою. Цифровий генератор синусоїдальних сигналів складається з першого регістра 2, вхід якого з'єднаний з першим виходом пристрою і з виходом схеми віднімання 1, перший вхід якої підключений до виходу першого помножувача 4, вхід якого з'єднаний з виходом другого регістра 7, вхід якого підключений до другого виходу пристрою і виходу схеми додавання 6, перший вхід якої з'єднаний з виходом другого помножувача 5, вхід якого підключений до виходу першого регістра 2. Вхід третього регістра 3 з'єднаний з виходом першого регістра 2, а вихід підключений до другого входу схеми віднімання 1. Вхід четвертого регістра 8 з'єднаний з виходом другого регістра 7, а вихід підключений до другого входу схеми додавання 6. Цифровий генератор синусоїдальних сигналів працює таким чином. На виходах схем 1 і 6 формуються поточні числові значення вихідних сигналів генератора - хn+2 і уn+2. Значення хn+2 формують косинусоїдальну, а значення уn+2 - синусоїдальну квадратурні складові. В регістрах 2 i 3 запам'ятовуються значення двох попередніх тактів косинусоїдального сигналу - хn+1 і хn, а в регістрах 7 і 8 - двох попередніх тактів синусоїдального сигналу - уn+1 і уn. Помножувачі 4 і 5 здійснюють множення значень уn+1 і хn+1 на величину 2-е. Значення є зв'язане з кроком зміни       arctg  2   1    , [рад]. Таким чином, на фази вихідних гармонічних сигналів  залежністю виходах схеми віднімання 1 і схеми додавання 6 формуються паралельні двійкові коди у відповідності з рівняннями: xn2  xn  2    yn1 , yn 2  yn  2    xn1 . (1) 1 UA 102339 C2 Початкові амплітуди і фази вихідний сигналів забезпечуються записом в регістри пристрою 1  2 N 5 10 15 20 25 на початку його роботи таких чисел: в Рг2 - m , в Рг3-Nm, в Рг7-Nm, в Рг8-0, де Nm=2 ємність структурних елементів пристрою, m - кількість їх двійкових розрядів. На відміну від відомого пристрою [Fred Harris. Ultra Low Phase Noise DSP Oscillator. IEEE Signal Processing Magazine, 121, July, 2007], в якому використовуються чотири помножувачі, в запропонованому генераторі, для досягнення того самого результату, використовуються лише два помножувачі. При умові, що значення  є кратним степеня двійки, помножувачі 4 і 5 можуть бути реалізовані на регістрах зсуву, чим досягається ще й додаткове спрощення пристрою. На Фіг. 2а наведено значення похибок перетворення запропонованого пристрою (крива II) і відомого пристрою (крива І), отримані в результаті імітаційного моделювання, при відтворенні косинусоїдального вихідного сигналу за умови, що кількість двійкових розрядів структурних елементів схеми - m=24. m Тут по осі абсцис відкладені значення цілих чисел i  1,16 , які пов'язані зі сталою  таким -i чином =2 , причому n=80000. На Фіг. 2б представлено аналогічні дані при відтворенні синусоїдального сигналу для m=24. Результати аналізу похибок перетворення для вихідних сигналів при m=32, i  1,22 та n=10000 подано на Фіг. 3а (для косинуса) і Фіг. 3б (для синуса). Таким чином результати імітаційного моделювання доводять істотну перевагу запропонованого пристрою над відомим пристроєм і за точністю відтворення вихідних сигналів. Цифровий генератор може також працювати i за іншим алгоритмом. В цьому випадку помножувачі 4 і 5 здійснюють множення значень уn+1 i хn+1 на величину 2sin , а на виходах схем 1 і 6 формуються числа: xn 2  xn  2  sin   yn1 yn 2  yn  2  sin   xn1 , . (2) Початкові амплітуди і фази вихідних сигналів, в цьому випадку, забезпечуються записом в регістри пристрою на початку його роботи таких чисел: в Рг2-Nmcos , в Рг3-Nm, в Рг7-Nmsin , в Рг8-0. ФОРМУЛА ВИНАХОДУ 30 35 Цифровий генератор синусоїдальних сигналів, який містить схему віднімання, схему додавання, перший і другий помножувачі, перший і другий регістри, причому вхід першого регістра з'єднаний з першим виходом пристрою і з виходом схеми віднімання, перший вхід якої підключений до виходу першого помножувача, вхід якого з'єднаний з виходом другого регістра, вхід якого підключений до другого виходу пристрою і виходу схеми додавання, перший вхід якої з'єднаний з виходом другого помножувача, вхід якого підключений до виходу першого регістра, який відрізняється тим, що додатково містить третій і четвертий регістри, вхід першого з яких з'єднаний з виходом першого регістра, а вихід підключений до другого входу схеми віднімання, причому вхід четвертого регістра з'єднаний з виходом другого регістра, а вихід підключений до другого входу схеми додавання. 2 UA 102339 C2 3 UA 102339 C2 Комп’ютерна верстка Л. Бурлак Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 4