Система обробки знань

Реферат: UA 91444 U UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до області обчислювальної техніки та може бути використана при побудові систем, заснованих на знаннях (knowledge-based systems). Відомий пристрій [SU1455345, 30.01.1989, Устройство для реализации нормальных алгорифмов Маркова // Довгань В.Μ., Кореневский Н.А., Бойко Ю.Л., Плотников В.В.], який призначено для обробки інформаційних потоків та масивів даних текстового та числового характерів згідно із заданими нормальними алгорифмами та складається із: блока організації підставлення, комутатора, блока нам'яті слова, блока регістрів слова, дешифратора межі слова, блока пошуку входження, блока керування. Більш швидкодіючим є пристрій [SU1635192, 15.03.91, Устройство для реализации подстановок слов // Довгаль В.Μ., Корольков Ο.Φ., Керекеша В.В., Старков Φ.Λ., Шевелев С.С.], який дозволяє оброблювати дані символьного та числового типів за допомогою нормальних алгорифмів, які складаються виключно із формул підставлення з двобуквеними лівими та правими частинами, при цьому всі ліві частини (антецеденти) формул паралельно порівнюються із двобуквеним початковим словом (ситуацією) за допомогою асоціативною вузла порівняння. Відомий пристрій складається із: блока пам'яті слів, блока пам'яті входжень, блока пам'яті підстановок, вузла зсуву, комутатора, першого вузла контролю оброблюваного слова, вузла порівняння, блока організації підстановки елементів логіки, лічильника та блока керування. Більш досконалим щодо функціональних можливостей є: пристрій [RU2039375, 22.06.1992, Устройство для реализации продукций // Довгаль В.М., Старков Φ.Α., Керекеша Β.Β., Шевелев С.С., Леонов Е.И.], який складається із: блока пам'яті слів, вузла порівняння, блока керування, регістра символу ситуації, регістра маркера ситуації, блока тегів, блока ідентифікації активної продукції та регістра зсуву показника зчитування. Блоки сполучені між собою за допомогою окремих шин та працюють під управлінням блока керування. Серед головних особливостей відомого пристрою (RU2039375, 22.06.1992) слід відмітити те, що він допускає обробку продукції нефіксованої довжини. Головним недоліком даного пристрою є те, що продукції у блоці пам'яті слів зберігаються у вигляді символьного масиву нефіксованої довжини. Це призводить до неефективного використання пам'яті слів та до необхідності посимвольної перевірки в процесі співставлення антецедентів. Найближчим аналогом є пристрій [US Patent, number 5218669 June 8, 1993, VLSI hardware implemented rule-based expert system apparatus and method (апаратно реалізована система обробки продукційних правил) // Hideaki Kobayashi, Masahiro Shindo]. Пристрій являє собою співпроцесор та містить: блок управління, блок вводу-виводу, робочу пам'ять, арифметикологічний блок та оперативну пам'ять. Блок вводу-виводу призначений для забезпечення обміну даними та командами між системою обробки продукційних правил та головним комп'ютером. Процесор продукційних правил у складі блока управління, арифметико-логічного блока та робочої пам'яті призначений для ефективної обробки продукційних правил та реалізований у формі інтегральної мікросхеми. Арифметико-логічний блок призначений для виконання команд: порівняння над даними (-, , , =, NOT, AND, OR); переміщення даних; логічного зсуву та переходу. Блок управління керує роботою всіх модулів процесора продукційних правил, а також процесом обміну даними між пам'яттю правил та блоком вводу-виводу. Оперативна пам'ять містить набір команд фіксованої довжини. Кожна команда містить такі поля: "тип команди", "прапор" (умова (condition)/дія (action)) та два операнди. Якщо поточна команда у полі "прапор" містить умову, то відбувається порівняння операндів залежно від коду поля "тип команди". Якщо команда характеризується як дія, то над поточними операндами виконується дія, зазначена у полі "тип команди". Серед недоліків найближчого аналога можна вказати наступні. 1) Необхідність виконання великої кількості обчислень у процесі пошуку активної продукції при співставленні антецедентів. Це пов'язано із тим, що між продукційними правилами, які містяться в оперативній пам'яті у вигляді команд спеціального формату, відсутній ієрархічний зв'язок. 2) Відсутність механізму пояснення логічного виводу. 3) Відсутність ефективного представлення у пам'яті ітераційних та рекурсивних структур. Спільними ознаками найближчого аналога та запропонованої моделі є головний комп'ютер, оперативна пам'ять, блок управління, арифметико-логічний блок, робоча пам'ять та перший блок в воду-виводу, перший вхід-вихід якого підключений до системної шини пристрою, В основу корисної моделі поставлено задачу побудови спеціалізованої системи обробки знань. Всяка задача, поставлена у вигляді імені функції та значення її аргументу, вирішується виводом рішення у процесі інтерпретації бази знань. Поставлена задача вирішується тим, що база знань складається із структури 1 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 взаємозв'язаних визначень термінів, кожне з яких представляється у формі одного з п'яти фреймів: альтернативи, послідовності, ітерації, текстової константи або термінала. Усякий фрейм послідовність слів фіксованої довжини (наприклад, трибайтових), серед яких розрізняється перше слово, а в кожному зі слів - перший байт і наступні. Фрейми текстової константи й термінала - однослівні, ітерації двослівні, альтернативи й послідовності багатослівні. Фрейми визначень всіх термінів всякої бази знань розміщено у пам'яті бази знань у вигляді ієрархічної структури, що усуває проблему множини конфліктних правил. Такий принцип організації бази знань дозволяє ефективно зберігати та інтерпретувати ітераційні й рекурсивні структури визначень. Ще однією важливою відмінністю системи обробки знань є те, що структура процесу інтерпретації, процесу виводу рішення зберігається спеціальними засобами ведення сліду. З метою розширення функціональних можливостей інтерпретації рекурсивних, ітераційних та вкладених структур і формування структури виводу рішення задачі, у систему, що містить, головний комп'ютер, оперативну пам'ять, блок управління, арифметико-логічний блок, робочу пам'ять та перший блок вводу-виводу, перший вхід-вихід якого підключений до системної шини моделі, в ве д ен о універсальний процесор, пам'ять програм та даних, другий блок вводувиводу, перший та другий мультиплексор, перший та другий буферні регістри, регістр адреси оперативної пам'яті, регістр даних, п'ять регістрів управління та дешифратор команд, при цьому головний комп'ютер через другий блок вводу-виводу, універсальний процесор і пам'ять програм та даних підключені до системної шини моделі, другий вихід першого блока вводу-виводу підключено до першого входу блока управління, чий перший вихід підключено до другого входу першого блока вводу-виводу, третій вихід якого підключено до другого входу блока управління та третього входу першою мультиплексора, чий перший вхід разом із третім входом першого блока вводу-виводу і третім входом блока управління підключено до виходу оперативної пам'яті, вихід першого мультиплексора підключений до входу першого буферного регістра, вихід якого підключений до перших входів робочої пам'яті, чиї виходи підключені до входів другого мультиплексора, другий вхід першого мультиплексора з'єднаний із виходом арифметико-логічного блока, чий вхід разом із четвертим входом першого блока вводу-виводу та першими входами регістра адреси оперативної пам'яті та регістра даних підключений до виходу другого буферного регістра, чий вхід з'єднаний із виходом другого мультиплексора, а вхід управління першого мультиплексора з'єднаний із першим виходом першого регістра управління, вхід якого з'єднаний із другим виходом блока управління, а другий вихід підключений до входу другого регістра управління, чий перший вихід через дешифратор підключений до входів управління робочої нам'яті, а другий вихід підключений до входу третього регістра управління, чий перший вихід підключений до входу управління другого мультиплексора, а другий вихід підключений до входу четвертого регістра управління, чий перший вихід підключений до входів управління регістра адреси оперативної пам'яті та регістра даних, а другий вихід з'єднаний із входом п'ятого регістра управління, чий вихід підключений до входів управління оперативної пам'яті, чиї входи адреси і даних з'єднані із виходами регістра адреси оперативної пам'яті та регістра даних відповідно. В і дм і тн и ми оз на к ам и запропонованої системи обробки знань від відомого найближчого аналога є: 1) знання зберігаються у вигляді множини визначень термінів та відокремлено від алгоритму їхньої обробки; 2) алгоритм роботи моделі апаратно "зашитий" у блок управління; 3) знання, що містяться у базі знань, зберігаються у вигляді ієрархічної структури, яка значно підвищує ефективність пошуку рішення за рахунок логічного виводу тільки у необхідній частині бази знань; 4) зберігається структура логічного виводу, яка в подальшому може бути використана для пояснення ходу логічного виводу або породження нової структури даних; 5) надається можливість ефективно зберігати та інтерпретувати ітераційні та рекурсивні структури даних, які містять визначення з використанням відношень кон'юнкції, диз'юнкції та інверсії. На фіг. 1 наведено структуру системи обробки знань, на фіг. 2 наведено структуру блока управління, на фіг. 3 наведено структуру арифметико-логічного блока, на фіг. 4 наведено структуру слова бази знань, на фіг. 5 наведено структуру байта ознак слова фрейму, на фіг. 6 наведено структуру шаблонів фреймів, на фіг. 7 наведено структуру запису пам'яті магазина та сліду, на фіг. 8 зображено граф алгоритму роботи системи. У табл. 1 наведено опис регістрів робочої пам'яті 13, у табл. 2 наведено опис команд блока 9 управління, у табл. 3 наведено реалізацію базових процедур алгоритму роботи системи. Сис т ем а об р об к и зн ан ь (фіг. 1) складається із головного комп'ютера 1, модуля 2 розширення функціональності, процесора 3 баз знань, першого блока 4 вводу-виводу, оперативної пам'яті 5, другого блока 6 вводу-виводу, універсального процесора 7, пам'яті 8 програм і даних, блока 9 управління, арифметико-логічного блока 10, першого мультиплексора 2 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 11, першого буферного регістра 12, робочої пам'яті 13, другого мультиплексора 14, другого буферного регістра 15, регістра 16 адреси оперативної пам'яті, регістра 17 даних, п'ятьох регістрів 18, 19, 20, 21, 22 управління та дешифратора 23 команд. Головний комп'ютер 1 призначений для постановки завдання та зчитування результатів роботи модуля 2 розширення функціональності. Універсальний процесор 7 призначений для керування роботою модуля 2 за допомогою програми, яка міститься у пам'яті 8 програм і даних, та виконання термінальних програм на замовлення процесора 3 баз знань. Процесор 3 баз знань розширює набір команд універсального процесора 7 та призначений для швидкої апаратної обробки завдання, яке надійшло від головного комп'ютера 1, шляхом інтерпретації баз знань, що зберігаються в оперативній пам'яті 5, та використовуючи функціональні можливості універсального процесора 7 для виконання термінальних програм обробки даних. Другий блок 6 вводу-виводу призначений для організації інтерфейсу між головним комп'ютером 1 та модулем 2. Пам'ять 8 програм і даних призначена для збереження програм універсального процесора 7, термінальних програм, словника термінів, вхідного та вихідного масивів. Перший вхід-вихід першого блока 4 вводу-виводу, універсальний процесор 7, пам'ять 8 програм та даних і головний комп'ютер 1 через другий блок 6 вводу-виводу підключені до системної шини моделі, другий вихід першого блока 4 вводу-виводу підключено до першого входу блока 9 управління, чий перший вихід підключено до другого входу першого блока 4 вводу-виводу, третій вихід якого підключено до другого входу блока 9 управління та третього входу першого мультиплексора 11, чий перший вхід разом із третім входом першого блока 4 вводу-виводу і третім входом блока 9 управління підключено до виходу оперативної пам'яті 5, вихід першого мультиплексора 11 підключений до входу першого буферного регістра 12, вихід якого підключений до перших входів робочої пам'яті 13, чиї виходи підключені до входів другого мультиплексора 14, другий вхід першого мультиплексора 11 з'єднаний із виходом арифметикологічного блока 10, чий вхід разом із четвертим входом першого блока 4 вводу-виводу та першими входами регістра 16 адреси оперативної пам'яті та регістра 17 даних підключений до виходу другого буферного регістра 15, чий вхід з'єднаний із виходом другого мультиплексора 14, а вхід управління першого мультиплексора 11 з'єднаний із першим виходом першого регістра 18 управління, вхід якого з'єднаний із другим виходом блока 9 управління, а другий вихід підключений до входу другого регістра 19 управління, чий перший вихід через перший дешифратор 23 підключений до входів управління робочої пам'яті 13, а другий вихід підключений до входу третього регістра 20 управління, чий пертий вихід підключений до входу управління другого мультиплексора 14, а другий вихід підключений до входу четвертого регістра 21 управління, чий перший вихід через другий дешифратор 24 підключений до входів управління регістра 16 адреси оперативної пам'яті та регістра 17 даних, а другий вихід з'єднаний із входом п'ятого регістра 22 управління, чий вихід через третій дешифратор 25 підключений до входів управління оперативної пам'яті, чиї входи адреси і даних з'єднані із виходами регістра 16 адреси оперативної пам'яті та регістра 17 даних відповідно. Блок 9 управління (фіг. 2) складається із трьох модулів: логіки переходів 26, пам'яті станів 27 та вихідної логіки 28. Блок 9 управління за результатами аналізу кодів па першому, другому та третьому входах формує на його першому та другому виходах команди управління першим блоком 4 вводу-виводу та першим регістром 18 управління відповідно. Логіка переходів 26 визначає наступний стан блока 9 управління, що є функцією від поточного стану пам'яті 27 станів та кодів на входах блока 9 управління. Пам'ять 27 станів складається із набору елементів пам'яті та призначена для збереження поточного стану блока 9 управління. Команди на виходах блока 9 управління визначаються вихідною логікою 28 та є функцією від поточного етапу пам'яті 27 станів. Арифметико-логічний блок 10 (фіг. 3) складається із: інкрементора 27, декрементора 28 та інвертора 29, що виконують відповідно арифметичні операції інкремент, декремент та інвертування операнду з виходу другого буферного регістра 15. Виходи інкрементора, декрементора та інвертора є виходами арифметико-логічного блока 10. В оперативній нам'яті 5 розрізняються розташовані послідовно: пам'ять бази знань (БЗ), пам'ять сліду (ПС) та пам'ять магазина (ПМ). Для доступу до них застосовуються регістр 16 адреси оперативної пам'яті та регістр 17 даних. База знань представляється у формі інформаційної структури множини визначень, вузлами якої є поняття (термінальні - константи чи іменовані процедури, або не терміналі, ні), а дугами відношення альтернативи, послідовності чи ітерації, що зв'язують поняття (вузли) всякого 3 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 визначення. Пам'ять бази знань зберігає, знання у машинній формі, що складається із множини фреймів, кожний із яких мас структуру масиву слів фіксованої довжини (наприклад, 3 байти). Довжина фрейму залежить від типу відношення, яке він описує, та від числа понять у визначальній частині і може складати від одного до деякого скінченного числа слів. На фіг. 4 наведено приклад структури слів із складу фреймів бази знань, кожне з них містить 24 біти: байт ознак інтерпретації та 16 бітів інформаційне поле. Інформаційне поле залежно від типу поточного фрейму містить: фізичну адресу, що посилається на інший фрейм; фізичну адресу, що посилається на текстову константу; або номер (ім'я) термінальної програми. На фіг. 5 наведено структуру байта ознак. Дане поле містить інформацію про тип фрейму та ознаки його інтерпретації. Розглянемо побудову фреймів більш детально (фіг. 6). Кожен фрейм містин, голову та елементи, пов'язані одним відношенням: альтернативи, послідовності чи ітерації. Голова та будь-який з елементів займають декілька послідовно розташованих комірок пам'яті, елементи одного фрейму також розташовуються послідовно, причому голова фрейму розташована першою в даній послідовності. Розмір фреймів (число елементів в одному фреймі) альтернативи чи послідовності може бути довільним, але скінченним. Фрейм ітерації складається із двох компонент: голови та посилання на ітерований елемент, яким є фрейм деякого довільного поняття, за виключенням визначеного у формі ітерації. Цим забезпечується зв'язність різних фреймів у єдину багаторазово вкладену структуру, що може містити рекурсивні конструкції. Складність опису (потужність множини понять, структура їхнього взаємозв'язку) може бути довільною та обмежується ресурсами конкретної реалізації (об'ємом оперативної пам'яті, об'ємом зовнішньої пам'яті, розрядністю вузлів та шин). Ті поняття бази знань, які не визначені через поняття бази знань, є термінальними та містять посилання на константи або термінальні програми, що у подальшому виконуються універсальним процесором 7. Описана таким чином інформаційна структура прикладної області є базою знань прикладної області. Пам'яті сліду та магазина зберігають (у формі фіг. 7) оперативну інформацію процесу інтерпретації бази знань. Пам'ять сліду зберігає структуру виводу рішення задачі, яка може бути використана для пояснення процесу рішення задачі або при породженні наслідку. Пам'ять магазина зберігає проміжні дані процесу виводу рішення. Якщо на деякому етапі процесу інтерпретації вибраний шлях виявився хибним, то відбувається відновлення необхідного вмісту регістрів робочої пам'яті 13 зчитуванням даних із пам'яті магазина. Арифметико-логічний блок 10, два мультиплексори 11 та 14, буферні регістри 12 та 15, робоча пам'ять 13, п'ять регістрів 18, 19, 20, 21, 22 управління, дешифратор 23 команд, регістр 16 адреси оперативної пам'яті та регістр 17 даних разом складають пристрій обробки даних процесора 3 баз знань. Регістровий склад робочої пам'яті 13 наведено у табл. 1. Регістри (R01-R09, ROI, RCПМ) призначені для збереження значень мінімальної кількості змінних, достатніх для виконання процесу інтерпретації довільної бази знань. Пристрій обробки даних процесора 3 баз знань побудовано як п'яти ступеневий конвеєр команд та даних, тому за один такт роботи вій може викопувати до п'яти команд. Зовнішні вхідні дані, що надходять до першого блока 4 вводу-виводу, призначені для ініціалізації або модифікації вмісту регістрів процесора 3 баз знань. Пристрій обробки даних виконує команди, набір яких наведено у табл. 2. Роботою кожної стадії конвеєра команд керує команда, яка надходить із відповідного регістра 18, 19, 20, 21, 22 управління RУПРІ, . При цьому робота конвеєра команд організована таким чином, що команда, яка надійшла на вхід RУПРІ, на наступному такті роботи надходить до входу RУПРІ+1. Розглянемо роботу пристрою обробки даних процесора 3 баз знань відповідно до кожної із п'яти стадій. І стадія: команда з першого виходу регістра RУПР1 18 надходить на вхід управління першого мультиплексора 11. Залежно від її типу у перший буферний регістр R Б1 12 завантажуються: зовнішні дані із першого блока 4 вводу-виводу, дані із оперативної пам'яті 5, дані із арифметикологічного блока 10 або дані не завантажуються. Арифметико-логічний блок 10 здатен виконувати над даними, що містяться у другому буферному регістрі RБ2 15, операції: інкремент, декремент, встановлення у "0", встановлення у "1", інвертування з урахуванням даних, що містяться у регістрі ознак інтерпретації ROI| робочої пам'яті 13. II стадія: команда з першого виходу другого регістра управління RУПР2 19 надходить на вхід 4 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 дешифратора 23 команд, залежно від цієї команди відбувається або ні запис даних із регістра RБІ 12 в один із регістрів (R01 – R09, ROI, RCПM) робочої пам'яті 13. ІІІ стадія: команда з першого виходу третього регістра управління R УПР3 20 надходить вхід управління другого мультиплексора 14 та залежно від типу команди ініціює або ні запис у другий буферний регістр RБ2 12 даних із одного з регістрів (R01-R09, ROI RCПМ) робочої пам'яті 13. IV стадія: команда з першого виходу четвертого регістра управління R УПР4 21 залежно від типу команди ініціює або ні запис даних із другого буферного регістра RБ2 15 в один із регістрів 16 або 17 оперативної пам'яті 5. V стадія: команда з виходу п'ятого регістра RУПР5 22 управління залежно від команди ініціює або ні запис чи зчитування даних із оперативної пам'яті 5. Якщо на будь-якій стадії роботи конвеєра даних вхідні операнди (дані) тимчасово відсутні, то блок 9 управління призупиняє роботу конвеєра даних, доки необхідні дані не будуть отримані. Множину команд, наведених у табл. 2, можна розділити на 8 груп: а) завантаження зовнішніх даних у RБ1 (команда № 1); б) завантаження даних із оперативної нам'яті до RБ1 (команда № 2); в) завантаження даних із RБ2 до RБ1, (команда № 3); г) арифметичні (команди № 4-8); д) запису даних із RБ1 до {R01-R15, RСПМ} (команди № 9-24); е) запису даних із {R01 – R09, RCПМ, ROI} до RБ2 (команди № 25-35); ж) запису даних у регістри 16, 17 адреси і даних оперативної пам'яті 5 (команди № 36-37); з) запису та зчитування даних оперативної пам'яті 5 (команди № 38-39). Розглянемо, яким чином виконуються команди кожної із зазначених груп. Команди групи а): зовнішні дані з системної шини через перший блок 4 вводу-виводу надходять на вхід першого мультиплексора 11. Під управлінням команди № 1 ці дані через мультиплексор 11 завантажуються у перший буферний регістр RБ1 12. Команди групи б): дані з виходу оперативної пам'яті 5 надходять на перший вхід першого мультиплексора 11 та через нього записуються у перший буферний регістр RБ1 12 під управлінням команди №2. Команди групи в): дані з виходу другого буферного регістра R Б2 15 через арифметикологічний блок 10 без їхньої зміни надходять на другий вхід мультиплексора 11 та через нього під управлінням команди №3 завантажуються у перший буферний регістр RБ1 12. Команди групи г): дані з виходу другого буферного регістра RБ2 15 надходять в арифметикологічний блок 10, який одночасно видає на свій вихід п'ять результатів операцій: R Б2+1, RБ2-1, 0, 1, ББ 2 . Залежно від типу команди на вході першого мультиплексора 11 через нього в перший буферний регістр RБ1 12 завантажуються один із цих результатів: RБ2+1, RБ2-1, 0, 1, ББ 2 . Команди групи д): дані з виходу першого буферного регістра R Б1 12 залежно від коду команди на виході першого дешифратора 23 команд записуються в один з регістрів {R01 – R09, RCПМ, ROI} робочої пам'яті 13. Команди групи е): дані з виходу одного з регістрів {R01-R09, RCЛМ, ROI] робочої пам'яті 13 залежно від коду команди на вході другого мультиплексора 14 через нього записуються у другий буферний регістр RБ2 15. Команди групи ж): дані з виходу другого буферного регістра R Б2 15 залежно від коду команди на виході другого дешифратора 24 команд записуються в один із регістрів 16 адреси чи 17 даних. Команди групи з): залежно від коду команди на виході дешифратора 25 команд відбувається запис даних у оперативну пам'ять 5 із регістра 17 даних за адресою, що міститься у регістрі 16 адреси або зчитування даних із оперативної пам'яті 5 за адресою, яка міститься у регістрі 16 адреси. На фіг. 8 у формі орієнтованого циклічного графу наведено алгоритм роботи системи обробки знань. При виконанні цього алгоритму модель викопує набір процедур, зміст яких визначено у табл. 3. У табл. 3 в якості змінних R х та Ry можуть бути застосовані регістри R01-R09, ROI, RПM. Система працює наступним чином, безперервно виконуючи алгоритм фіг. 8 від початкової команди "старт" аж до зупинки тактового сигналу. В опису алгоритму використано наступні позначення: ПБЗ - процесор бази знань, ПОД процесор обробки процедур, БЗ база знань, ΠМ пам'ять магазина, ПС - пам'ять сліду, ΙΝΡ - пам'ять вхідного масиву, OUT - пам'ять вихідного масиву, ΠП - пам'ять програм. 1. Початкова установка: 5 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 Завантаження БЗ; Завантаження бібліотек термінальних програм в ПП ПОД або формування (конфігурування) структури ПОД; Завантаження даних (аргументу обчислювальної функції) в масиви INP і OUT пам'яті даних ПОД; Установка регістрів у початковий стан, зокрема регістр R14:-00. Перехід в стан 2. 2. Прийом завдання процесором 11БЗ: Якщо отримано завдання, то: прийом від ПОД адрес даних в R6, R7 та ознак інтерпретації (режиму інтерпретації в R10, R11, значення інверсії  2 в R13 та в R15:=Х); R1:= адреса БЗ; запис значень регістрів [R6], [R7] в ІІМ; запис ознак інтерпретації (R14 - тип фрейму=00, режим інтерпретації - R 10=0/1, R11=0/1, R12 – Інв_1=Х, R13 - Інв_2-0/1, R15 =Х) в ПМ; перехід в стан 3. Якщо отримано значення істинності, то зберегти його в R9 та перейти в стан 21; Інакше, очікування завдання поверненням до пункту 2. 3. Аналіз завдання і режиму його інтерпретації (R14+R10+R11) процесором ПБЗ: R2:= [R1] (вміст R1 записати в R2); R3:= [R1] (вміст R1 записати в R3); Читання першого слова фрейму, R10': [поле ОС], R 14:= [поле "тип фрейму"], R12:= [поле  1]. Аналіз R14, R10 та R11: Якщо R14=(00)&(R10=0/1) &(R11=0/1), то переходимо до п. 4 (термінали), Якщо (R14=01/10)&R10=0&R11=0, то перехід до п. 5 (розпізнавання альтернативи), Якщо R14=01&R10=0&R11=1, то перехід до п. 6 (породження альтернативи), Якщо R14=01&R10=1&R11=0, то перехід до п. 8 (розпізнавання альтернативи із слідом), Якщо R14=01&R10=1&R11=1, то перехід до п. 9 (породження альтернати ви по сліду), Якщо R14=10&R10=0&R11=1, то перехід до п. 10 (породження 5. Розпізнавання альтернативи: R2:= [R2] + 1; R3:= [R2]; Читання другого слова фрейму. R13:= [поле  2], R15:- [поле ОE], R10':= [значення (0/1) ознаки розпізнавання із слідом] або R11":= [значення (0/1) ознаки породження], R1:= [перший та другий байти другого слова фрейму]. Запис значень регістрів [R6], [R7], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12-Інв_1 з першого слова фрейму; R13-Інв_2, R15 послідовності), Якщо R14=10&R10=1&R11=1, то перехід до п. 12 (породження послідовності по сліду), Якщо R14=10&R10=1&R11=0, то перехід до п. 13 (розпізнавання послідовності із слідом), Якщо R14=11&R10=0&R11=0, то перехід до п. 15 (розпізнавання ітерації), Якщо R14=11&R10=0&R11=1, то перехід до п. 17 (породження ітерації), Якщо R14=11&R10=1&R11=0, то перехід до п. 18 (розпізнавання ітерації із слідом), Якщо R14=11&R 10=1&R11=1, то перехід до п. 20 (породження ітерації по сліду). 4. Передача термінального завдання процесору ПОД: R1:= [перший та другий байти першого слова фрейму]; Запис R6, R7 та ознак інтерпретації (тип фрейму - термінал; поточний режим інтерпретації R10, R11; інверсія із завдання -  1) в ПМ; Передача R1, R6, R7 та ознак інтерпретації процесору МОД; Перехід в стан 2.- ОЕ з другого слова фрейму та поточний режим інтерпретації - R10=0, R11=0) в ПМ; R10:=R10'; R11:= R11"; Перехід в стан 3. 6. Породження альтернативи: R10: = R10'; Аналіз R10 (біту "ознака сліду", взятого з першого слова фрейму): якщо 0, то перехід в стан 21, інакше - в 7. 7. Встати на слід: RC4:= [перший та другий байти першого слова фрейму]; RC8:= [ПС за адресою RC4]; 6 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 R3:= [R2] + [RC8]; Читання вибраного слова фрейму. R13:= [поле  2], R15:- [поле ОС], R1:= [перший та другий байти вибраного слова фрейму]. Запис [R6], [R7] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12 – Інв_1 з першого слова фрейму; R13-Інв_2, R15 - ОЕ з вибраного слова фрейму та поточний режим інтерпретації - R10=0/1, R11=1) в ПМ; Перехід в стан 3. 8. Розпізнавання альтернативи із слідом: RC8:= 1; RC4:= [R5] + 1; Запис [RC8] в ПС за адресою [RC4]; R3:= [R2] + [RC8]; Читання другого слова фрейму. R13:= [поле  2], R15:= [поле ОЕ], R1:= [перший та другий байти вибраного слова фрейму]. Запис [R6], [R7], [R5], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12 – Інв_1 з першого слова фрейму; R13 - Інв_2, R15 - ОΕ з вибраного слова фрейму та поточний режим інтерпретації - R10=1, R11=0) в ПМ; R5:= [RC4]; Перехід в стан 3. 9. Породження альтернативи по сліду: RC4:= [RC4] + 1; RC8:= [ПС] за адресою [RC4]; R3:= [R2] + [RC8]; Читання вибраного слова фрейму. R13:- [поле  2], R15:- [поле ОЕ], R1:= [перший та другий байти вибраного слова фрейму]. Запис [R6], [R7] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12 – Інв_І з першого слова фрейму; R13 - Інв_2, R15 - ОЕ з вибраного слова фрейму та поточний режим інтерпретації - R10=1, R11=1) в ПМ; Перехід в стан 3. 10. Породження послідовності: R10:= R10'; Аналіз R10 (біту "ознака сліду", взятого з першого слова фрейму): якщо 1, то переходимо в стан 11, інакше - в 12. 11. Встати на слід: RC4:= [перший та другий байти першого слова фрейму]; Перехід в стан 12. 12. Породженим послідовності по сліду або без сліду: R2:= [R2] + 1; R3:= [R2]; Читання другого слова фрейму. R13:= [поле  2], R15:= [поле OE], R1:= [перший та другий байти другого слова фрейму]. Запис значень регістрів [R6], [R7], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму послідовності та R12-Інв_1 з першого слова фрейму; R13 – Інв_2, R15 - ОЕ з другого слова фрейму та поточний режим інтерпретації R10=0/1, R11=1) в ПМ; Перехід в стан 3. 13. Розпізнавання послідовності із слідом: RC8:=1; RC4:=[R5]; R3:=[R2] + [RC8]. Читання другого слова фрейму. R13:= [поле  2], R15:= [поле ОЕ], R1:= [перший та другий байти другого слова фрейму]. Запис [R6], [R7], [R5], [R2], [RC8] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму послідовності та R12-Інв_1 з першого слова фрейму; R13 - Інв_2, R15 - ОЕ з другого слова фрейму та поточний режим інтерпретації - R10=0/1, R11=1) в ПМ; Перехід в стан 3. 14. Завершити породження ітерації по сліду: RC8:= [RC8] - 1; R3:= [R2] + 1; Читання другого слова фрейму. R13:= [поле  2], R1:= [перший та другий байти другого слова фрейму]. 7 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 Запис [RC8], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 – Інв_1 з першого слова фрейму; R13 – Інв_2 з другого слова фрейму та поточний режим інтерпретації R10=0/1, R11=1) в ПМ; Перехід в стан 3. 15. Розпізнавання ітерації: R3:= [R2] + 1; Читання другого слова фрейму. К13:=[поле  2], R15:=[поле ОЕ], R10":=[значення (0/1) ознаки розпізнавання із слідом] або R11":=[значення (0/1) ознаки породження], R1:= [перший та другий байти другого слова фрейму]. Запис значень регістра [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 – Інв_1 з першого слова фрейму; R13-Інв_2, R15 - ОЕ з другого слова фрейму та поточний режим інтерпретації - R10=0, R11=0) в ПМ; R10:=R10'; R11:= R11"; Перехід в стан 3. 16. Встати на слід: RC4:=[другий та третій байти першого слова фрейму]; RC8:=[ПС] по адресі RC4; Якщо лічильник IRC8]  0, то перехід в стан 14, інакше - в стан 19. 17. Породження ітерації: R10:=R10'; - Аналіз R10 (біту "ознака сліду", взятого з першого слова фрейму): якщо 1, то переходимо в стан 16, інакше - в 19. 18. Розпізнавання ітерації із слідом: RC4:=[R5] + 1; RC8:=0; Запис [RC8] в ПС по адресі RC4; R3=[R2] + 1; Читання другого слова фрейму. R13:=[поле  2], R1:= [перший та другий байти другого слова фрейму]. Запис [R5], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 - Інв_1 з першого слова фрейму; R13-Інв_2 з другого слова фрейму та ΠΟιοι ний режим інтерпретації R10=1, R11=0) в ПМ; R5:= [RC4]; Перехід в стан 3. 19. Завершити породження ітерації без сліду: R9:= R12; Перехід в стан 21. 20. Породження ітерації по сліду: RC4:= [RC4] + 1; RC8:= [ПС] по адресі RС4; Якщо [RC8]  0, тο перехід в стан 14, інакше в стан 19. 21. Прийом і аналіз прапорів: Ознаки інтерпретації з магазина R10, R11, R12, R13, R14, R15:= [Верхній запис ПМ]; R9:= [R9]  [R13]; Аналіз R14, R9, R10 та R11: Якщо R14=(00)&R9=1&(R10=0/1)&(R11=0/1), то переходимо до п. 22 (прапор хибність на термінал), Якщо R14=(00)&R9=0&(R10=0/1)&(R11=0/1), то переходимо до п. 23 (прапор істина на термінал), Якщо R14=01&R9=0&R10=0&R11=0, то перехід до п. 24 (розпізнавання альтернативи після прапора істина), Якщо R14=01&R9=0&R10=1&R11=0, то перехід до п. 25 (розпізнавання альтернативи із слідом після прапора істина), Якщо R14=01&R9=0&R10=0/1&R11=1, то перехід до п. 27 (породження альтернативи після прапора істина), Якщо R14=01&R9=1&R10=0&R11=0, то перехід до п. 28 (розпізнавання альтернативи після прапора хибність), Якщо R14=01&R9=1&R10=1&R11=0, то перехід до п. 30 (розпізнавання альтернативи із слідом після прапора хибність), Якщо R14=01&R9=1&R10=0/1&R11=1, то перехід до п. 32 (породження альтернативи після 8 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 прапора хибність), Якщо R14=10&R9=0&R10=0&R11=0, то перехід до п. 34 (розпізнавання послідовності після прапора істина), Якщо R14=10&R9=0&R10=1&R11=0, то перехід до п. 35 (розпізнавання послідовності із слідом після прапора істина), Якщо R14=10&R9=0&R10=0/1&R11=1, то перехід до п. 37 (породження послідовності після прапора істина), Якщо R14=10&R9=1&R10=0&R11=0, то перехід до п. 38 (розпізнавання послідовності після прапора хибність), Якщо R14=10&R9=1&R10=1&R11=0, то перехід до п. 40 (розпізнавання послідовності із слідом після прапора хибність), Якщо R14=10&R9=1&R10=0/1&R11=1, то перехід до п. 41 (породження послідовності після прапора хибність), Якщо R14=11&R9=0&R10=0&R11=0, то перехід до п. 42 (розпізнавання ітерації після прапора істина), Якщо R14=11&R9=0&R10=1&R11=0, то перехід до п. 43 (розпізнавання ітерації із слідом після прапора істина), Якщо R14=11&R9=0&R10=0/1&R11=1, то перехід до п. 44 (породження ітерації після прапора істина), Якщо R14=11&R9=1&R10=0&R11=0, то перехід до п. 46 (розпізнавання ітерації після прапора хибність), Якщо R14=11&R9=1&R10=1&R11=0, то перехід до п. 47 (розпізнавання ітерації із слідом після прапора хибність), Якщо R14=11&R9=1&R10=0/1&R11=1, то перехід до п. 48 (породження ітерації після прапора хибність). 22. Відновлення покажчиків INP, OUT: R6:= [R6 із ПМ]; R7:= [R7 із ПМ]; Перехід в стан 2. 23. Набуття нових значень покажчиків IΝΡ, OUT: Виштовхнути [R6], [R7] із ПМ; Перехід в стан 2. 24. Розпізнавання альтернативи після прапора істина: Виштовхнути [R2 з ПМ]; Виштовхнути [R6 та R7] із ПМ. R9:= [R9]  [R12]; Перехід в стан 21. 25. Розпізнавання альтернативи із слідом після прапора істина: R2:= [R2 із ПМ]; R3:= [R2]; RC4:= [R5 із ПМ]; ОС першого слова фрейму:=1; поля  1 та тип фрейму - відновити; [перший та другий байти першого слова фрейму]:= [RC4]; Виштовхнути [R6 та К7] із ПМ. R9:= [R9]  [R12]; Перехід в стан 21. 26. Вихід з розпізнавання альтернативи: Виштовхнути [R2 із ПМ]; R9:= [R9]  [R12]; Перехід в стан 21. 27. Породження альтернативи по сліду після прапора істина: Виштовхнути [R6 та R7] із ПМ. R9:= [R9]  [R12]; Перехід в стан 21. 28. Розпізнавання альтернативи після прапора хибність: Відновлення покажчиків INP, OUT: R6:= [R6 з ПМ], R7:= [R7 з ПМ]; Аналіз значення R15: якщо 1, перехід в стан 26, інакше - в стан 29. 29. Розпізнавання нового варіанта альтернативи: R2:= [R2 із ПМ] + 1; R3:= [R2]; 9 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 Читання чергового слова фрейму альтернативи. R13:= [поле  2], R15:- [поле- ОЕ], R10':= [значення (0/1) ознаки розпізнавання із слідом] або R11":= [значення (0/1) ознаки породження], R1:= [перший та другий байти вибраного слова фрейму]. Запис значені, регістрів [R6], [R7], [R2] в Π Μ Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12 – Інв_1 з першого слова фрейму - тобто відновлення їхніх значені, у магазині; R13 - Інв_2, R15 - ОЕ з чергового слова фрейму та відновити записаний у магазині вхідний режим інтерпретації - R10=0, R11=0) в ПМ; R10:= R10"; R11:= R11"; Перехід в стан 3. 30. Розпізнавання альтернативи із слідом після прапора хибність: Відновлення покажчиків INP, OUT: R6:= [R6 з ПМ], R7:= [R7 з ПМ]; Аналіз значення R15: якщо 1, перехід в стан 31, інакше - в стан 33. 31. Вихід із розпізнавання альтернативи із слідом: Виштовхнути [R2 із ПМ]; R5:= [R5 із ПМ]; R9:= [R9]  [R12]; Перехід в стан 21. 32. Породження альтернативи по сліду після прапора хибність: Відновлення покажчиків R6:= [R6 із ПМ], R7:= [R7 із ПМ]; R9:= [R9]  [R12]; Перехід в стан 21. 33. Розпізнавання із слідом нового варіанта альтернативи: RC4:= [R5 із ПМ] + 1; RC8:= [RC8 із ПС] + 1; Запис [RC8] в ПС по адресі RC4; R2:= [R2 із ПМ]; R3:= [R2] + [RC8]; Читання чергового слова фрейму. R13:= [поле  2], R15:= [поле ОЕ], R1:= [перший та другий байти вибраного слова фрейму]. Запис [R6], [R7], [R5], [R2] в ГТМ - ця запис відновлюється; Запис ознак інтерпретації (R14 - тип фрейму альтернативи та R12 – Інв_1 з першого слова фрейму, відновлених з магазина; R13 – Інв_2, R15 - ОЕ з вибраного слова фрейму та поточний режим інтерпретації – R10=1, R11=0) в ПМ; R5:= [RC4]; Перехід в стан 3. 34. Розпізнавання послідовності після прапора істина: Аналіз значення R15: якщо 1, перехід в стан 24, інакше - в стан 29. 35. Розпізнавання послідовності із слідом після прапора істина: Аналіз значення R15: якщо 1, перехід в стан 25, інакше - в стан 36. 36. Продовжити розпізнавання послідовності із слідом: RC8:= [RC8 із ПМ] +1; 3:= [R2] + [RC8]; Читання чергового слова фрейму. R13:= [поле  2], R15:= [поле ОЕ], R1:= [перший та другий байти вибраного слова фрейму]. Запис [R6], [R7], [R5], [R2], [RC8] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму послідовності та R12 - Інв_1 з першого слова фрейму; R13 - Інв_2, R15 - ОЕ з другого слова фрейму та поточний режим інтерпретації - R10=0/1, R11=1) в ПМ; Перехід в стан 3. 37. Породження послідовності після прапора істина: Аналіз значення R15: якщо 1, перехід в етап 24, інакше - в стан 39. 38. Розпізнавання послідовності після прапора хибність: Відновлення покажчиків INP, OUT: R6:= [R6 з ПМ], R7:= [R7 з ПМ]; Перехід в стан 26. 39. Продовжити породження послідовності: R2:= [R2 із ПМ] + 1; R3:= [R2]; Читання чергового слова фрейму послідовності. R13:= [поле  2], R15:= [поле OE], R1:= [перший та другий байти другого слова фрейму]. Запис [R6], [R7], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму послідовності та R12 - Інв_І з першого слова фрейму; R13 - Інв 2, RI5-OF з другої о слова фрейму та поточний 10 UA 91444 U 5 10 15 20 25 30 35 40 45 50 55 60 режим інтерпретації - R10=0/1, R11=1) в ПМ; Перехід в стан 3. 40. Розпізнавання послідовності із слідом після прапора хибність: Відновлення покажчиків: R5:= [R5 із ПМ], R6:= [R6 із ПМ], R7:= [R7 із ПМ ]; R10:= R10'; R11:= R11"; Перехід в стан 26. 41. Породження послідовності після прапора хибність: Відновлення покажчиків INP, OUT: R6:= [R6 із ПМ], R7:= [R7 із ПМ]; R10:=R10'; R11:= R11"; Виштовхнути [R2 із ПМ]; R9:=[R9]  [R12]; Перехід в стан 21. 42. Розпізнавання ітерації після прапора істина: RЗ:= [R2 із ПМ] + 1; Читання другого слова фрейму. R13:= [поле  2], R15:= [поле ОЕ], R10':= [значення (0/1) ознаки розпізнавання із слідом] або R11":= [значення (0/1) ознаки породження], R1:= [перший та другий байти другого слова фрейму]. Запис значення регістра [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 – Інв_1 з першого слова фрейму; R13 - Іпв_2, R15 - ОЕ з другого слова фрейму та поточний режим інтерпретації - R10=0, R11=0) в ПМ; - тобто тут просто збільшення лічильника магазина без фактичного запису (запис зберігається) R10: = R10'; R11:= R11'; Перехід в стан 3. 43. Розпізнавання ітерації із слідом після прапора істина: RC4:= [R5 із ПМ] + 1; RC8:= [RC8 із ПС по адресі RC4] + 1; Запис [RC8] в ПС по адресі RC4; R3:= [R2 із ПМ] + 1; Читання другого слова фрейму. R13:= [поле  2], R1:= [другий та третій байти другого слова фрейму]. Запис [R5], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 – Інв_І з першого слова фрейму; R13 – Інв_2 з другого слова фрейму та поточний режим інтерпретації R10=1, R11=0) в ПМ; - тобто тут просто збільшення лічильника магазина без фактичного запису (запис зберігається) Перехід в стан 3. 44. Породження ітерації після прапора істина: RC8:- [RC8 із ПМ]; Аналіз [RC8]: якщо [RC8]  0, то перехід в стан 45, інакше - в стан 46. 45. Продовжити породження ітерації після прапора істина: RC8:= [RC8] =1; R3:= [R2 із ПM] + 1; Читання другого слова фрейму. R13:= [поле  2], R1:= [перший та другий байти другого слова фрейму]. Запис [RC8], [R2] в ПМ. Запис ознак інтерпретації (R14 - тип фрейму ітерації та R12 - Інв_ 1 з першого слова фрейму; R13-Інв_2 з другого слова фрейму та поточний режим інтерпретації R10=0/1, R11=1) в ПМ; Перехід в стан 3. 46. Завершити породження ітерації та розпізнавання ітерації після прапора хибність: Виштовхнути [R2 із ПΜ]; R9:= [R12]; Перехід в стан 21. 47. Розпізнавання ітерації із слідом після прапора хибність: R3:= [R2 із ПМ]; RC4:= [R5 із ПМ]; ОС першого слова фрейму:= 1; поля  1 та тип фрейма - відновити; [перший та другий байти першого слова фрейму]:= [RC4]; R9:= [R12]; Перехід в стан 21. 48. Породження ітерації після прапора хибність: Виштовхнути [R2 із ПМ]; 11 UA 91444 U 5 Виштовхнути [RC8 із ПM]; R9:= [R12]; Перехід в стан 21. Оскільки система обробки знань підтримує системний шинний інтерфейс (наприклад, АРВ), то вона може бути легко інтегрована в сучасні мікропроцесорні системи на кристалі з метою розширення їхнього набору команд. Система обробки знань Таблиця 1 Регістр, № R01 R02 R03 RC04 R05 R06 R07 RC08 R09 R10 R11 R12 ROI R13 R14 R15 RCПМ Опис Регістр імені структури Регістр номера слова фрейму Регістр адреси бази знань Регістр-лічильник координати сліду Регістр вершини сліду Регістр адреси у вхідному масиві Регістр адреси у вихідному масиві Регістр-лічильник ітерації Регістр істинності Регістр ознаки сліду Регістр ознаки породження Регістр Інв_1 Регістр Іни_2 Регістр типу фрейму Регістр ознаки останнього елемента Регістр-лічильник пам'яті магазина № Ім'я команди Код команди ПУ 1 LD DTEXT, RБ1 00000 0000 00000 0001 b 2 LD RAM, RБ1 00000 0000 00000 0010 b 3 LD RБ2, RБ1 00000 0000 00000 0011 b 4 5 6 7 LD RБ2+1,RБ1 LD RБ2-1, RБ1 LD 0, с LD1, RБ1 00000 0000 00000 0100 b 00000 0000 00000 0101 b 00000 0000 00000 0110 b 00000 0000 00000 0111 b 8 LD ББ 2 , RБ1 00000 0000 00000 1000 b 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 LD RБ1, R01, LD RБ1, R02 LD RБ1, R03 LD RБ1, RC04 LD RБI, R05 LD RБ1 R06 LD RБ1, R07 LD RБ1, RC08 LD RБ1, R09 LD RБ1, R10 LD RБ1, R11 LD RБ1, R12 LD RБ1, R13 LD RБ1, R14 LD RБ1, R15 LD RБ1, RCПМ 00000 0000 00001 0000 b 00000 0000 00010 0000 b 00000 0000 00011 0000 b 00000 0000 00100 0000 b 00000 0000 00101 0000 b 00000 0000 00110 0000 b 00000 0000 00111 0000 b 00000 0000 01000 0000 b 00000 0000 01001 0000 b 00000 0000 01010 0000 b 00000 0000 01011 0000 b 00000 0000 01100 0000 b 00000 0000 01101 0000 b 00000 0000 01100 0000 b 00000 0000 01111 0000 b 00000 0000 10000 0000 b 12 Розрядність, біт 16 16 16 16 16 16 16 16 16 1 1 1 1 3 1 16 Таблиця 2 Опис команди Завантаження зовнішніх даних у буферний регістр RБ1 Завантаження даних із оперативної пам'яті 5 у буферний регістр RБ1 Завантаження даних із буферного регістра RБ2 у буферний регістр RБ1 Інкрсмент RБ2 та завантаження у RБ1 Декремент Rb2 та завантаження у RБi Завантажити "0" у RБ1 Завантажити "1" у RБ1 Інверсія RБ2 із урахуванням ознак інверсії фрейму та запис у RБ1 Завантаження даних із RБ1 у R01 Завантаження даних із RБ1 у R02 Завантаження даних із RБ1 у R03 Завантаження даних із RБ1 у RC04 Завантаження даних із RБ1 у R05 Завантаження даних із RБ1 у R06 Завантаження даних із RБ1 у R07 Завантаження даних із RБ1 у RC08 Завантаження даних із RБ1 у R09 Завантаження даних із RБ1 у R10 Завантаження даних із RБ1 у R11 Завантаження даних із RБ1 у R12 Завантаження даних із RБ1 у R13 Завантаження даних із RБ1 у R14 Завантаження даних із RБ1 у R15 Завантаження даних із RБ1 у RCПМ UA 91444 U № 25 26 27 28 29 30 31 32 33 34 35 36 37 Ім'я команди LD R01, RБ2 LD R02, RБ2 LD R03, RБ2 LD RC04, RБ2 LD R05, RБ2 LD R06, RБ2 LD R07, RБ2 LD RC08, RБ2 LD R09, RБ2 LD ROI, RБ2 LD RCПM, RБ2 LD RБ2, RRA LD RБ2, RDT Код команди ПУ 00000 0001 00000 0000 b 00000 0010 00000 0000 b 00000 0011 00000 0000 b 00000 0100 00000 0000 b 00000 0101 00000 0000 b 00000 0110 00000 0000 b 00000 0111 00000 0000 b 00000 1000 00000 0000 b 00000 1001 00000 0000 b 00000 1010 00000 0000b 00000 1011 00000 0000 b 00001 0000 00000 0000 b 00011 0000 00000 0000 b 38 WR RDT, RAM 00100 0000 00000 0000 b 39 RDRAM, RRAM 01000 0000 00000 0000 b 40 REQ IΝΤ 10000 0000 00000 0000 b Таблиця 2 Опис команди Завантаження даних із R01 у RБ2 Завантаження даних із R02 у RБ2 Завантаження даних із R03 у RБ2 Завантаження даних із RC04 у RБ2 Завантаження даних із R05 у RБ2 Завантаження даних із R06 у RБ2 Завантаження даних із R07 у RБ2 Завантаження даних із RC08 у RБ2 Завантаження даних із R09 у RБ2 Завантаження даних із ROI у RБ2 Завантаження даних із RCПМ у RБ2 Завантаження даних із RБ2 у RRA Завантаження даних із RБ2 у RDT Завантаження даних із RDT в оперативну пам'ять 5 Зчитування даних із оперативної пам'яті 5 у вихідний буфер Запит на обробку термінала Таблиця 3 № Базова процедура 1 Вміст Rx записати в Ry 2 Зчитування слова із оперативної пам'яті 5 по адресі, який міститься в Ry, та запис в регістр RX 3 Запис даних, що знаходяться в регістрі RX в оперативну пам'ять, по адресі, що знаходиться в регістрі Ry 4 Інкремент регістра Rx 5 Декремент регістра Rx 6 Запис "0" в регістр Rx 7 Запис "1" в регістр Rx 8 Інвертування інтерпретації 9 Завантаження зовнішніх даних у регістр R x регістра Rx із урахуванням 10 Зчитування першого слова фрейму 11 Аналіз Rx 12 Передача Rx, до ПОП 13 ознак Реалізація базових процедур LD Rx, RБ2 LD RБ2, RБ1 LD RБ2, RУ LD Ry, RБ2 LD RБ2, RRA RD RAM, DTRAM LD DTRAM, RБ1 LD RБ1, RХ LD Ry, RБ2 LD RБ2, RRA LD Rx, RБ2 LD RБ2, RDT WR RDT, RAM LD Rx, RБ2 LD RБ2+1, RБ1 LD RБ1, Rx LD Rx, RБ2 LD RБ2-1, RБ1 LD RБ1, Rx LD 0, RБ1 LD RБ1,RX LD 1, RБ1 LD RБ1, Rx LD Rx, RБ2 LD ББ 2 , RБ1 LD RБ1, Rx LD DTEXT, R Б1 LD R Б 1 , R X LD R02, RБ2 LD RБ2, RRA RD RAM, DTRAM LD RХ, RБ2 LD Rx, RБ2 RBQ INT UA 91444 U ФОРМУЛА КОРИСНОЇ МОДЕЛІ 5 10 15 20 25 30 Система обробки знань, що містить головний комп'ютер, оперативну пам'ять, блок управління, арифметико-логічний блок, робочу пам'ять та перший блок вводу-виводу, перший вхід-вихід якого підключений до системної шини пристрою, яка відрізняється тим, що в неї введено універсальний процесор, пам'ять програм та даних, другий блок вводу-виводу, перший та другий мультиплексори, перший та другий буферні регістри, регістр адреси оперативної пам'яті, регістр даних, п'ять регістрів управління та дешифратор команд, при цьому головний комп'ютер через другий блок вводу-виводу, універсальний процесор і пам'ять програм та даних підключені до системної шини пристрою, другий вихід першого блока вводу-виводу підключено до першого входу блока управління, чий перший вихід підключено до другого входу першого блока вводувиводу, третій вихід якого підключено до другого входу блока управління та третього входу першого мультиплексора, чий перший вхід разом із третім входом першого блока вводу-виводу і третім входом блока управління підключено до виходу оперативної пам'яті, вихід першого мультиплексора підключений до входу першого буферного регістра, вихід якого підключений до перших входів робочої пам'яті, чиї виходи підключені до входів другого мультиплексора, другий вхід першого мультиплексора з'єднаний із виходом арифметико-логічного блока, чий вхід разом із четвертим входом першого блока вводу-виводу та першими входами регістра адреси оперативної пам'яті та регістра даних підключений до виходу другого буферного регістра, чий вхід з'єднаний із виходом другого мультиплексора, а вхід управління першого мультиплексора з'єднаний із першим виходом першого регістра управління, вхід якого з'єднаний із другим виходом блока управління, а другий вихід підключений до входу другого регістра управління, чий перший вихід через дешифратор підключений до входів управління робочої пам'яті, а другий вихід підключений до входу третього регістра управління, чий перший вихід підключений до входу управління другого мультиплексора, а другий вихід підключений до входу четвертого регістра управління, чий перший вихід підключений до входів управління регістра адреси оперативної пам'яті та регістра даних, а другий вихід з'єднаний із входом п'ятого регістра управління, чий вихід підключений до входів управління оперативної пам'яті, чиї входи адреси і даних з'єднані із виходами регістра адреси оперативної пам'яті та регістра даних відповідно. 14 UA 91444 U 15 UA 91444 U 16 UA 91444 U 17 UA 91444 U 18 UA 91444 U Комп’ютерна верстка М. Мацело Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 19