Мікропроцесорна система

1. Мікропроцесорна система, один канал якої містить мікропроцесор, два буферні регістри, буфер даних, блок постійної пам'яті, блок оперативної пам'яті, порт вводу, порт виводу і зовнішні пристрої, при цьому перший вхід першого буферного регістра через резистор сполучений з клемою позитивного потенціалу джерела живлення, перша восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами першого буферного регістра, перший вхід другого буферного регістра сполучений з першим виходом мікропроцесора, друга восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами другого буферного регістра і буфера даних, другий вихід мікропроцесора сполучений з першим входом буфера даних, виходи першого і другого буферних регістрів сполучені з відповідними адресними входами блока постійної пам'яті і блока оперативної пам'яті, виходи другого буферного регістра сполучені з відповідними адресними входами порту вводу і порту виводу, виходи буфера даних сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті і порту виводу, виходи шини керування мікропроцесора сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті, порту вводу і порту виводу, входи порту вводу і виходи порту виводу сполучені з виходами і входами зовнішніх пристроїв відповідно, яка відрізняється тим, що 2 (19) 1 3 97179 4 ознаки середнього значення двійкового числа сполучені з першим, другим і третім входами мультиплексора двійкових чисел відповідно, перші входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу першого каналу мікропроцесорної системи, другі входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу другого каналу мікропроцесорної системи, треті входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу третього каналу мікропроцесорної системи, виходи мультиплексора двійкових чисел сполучені з відповідними виходами буфера даних в кожному каналі мікропроцесорної системи відповідно. Винахід належить до області обчислювальної техніки. Відома мікропроцесорна система, що містить тактовий пристрій, мікропроцесор, шину даних, шину адреси і оперативний запам'ятовуючий пристрій, постійний запам'ятовуючий пристрій, мікросхеми сполучення, підключені до відповідних шин даних, адреси і керування мікропроцесора, периферійні пристрої, підключені до входів і виходів мікросхем сполучення (див. Колосов В.Г., Мелехин В.Ф. Проектування вузлів і систем автоматики і обчислювальної техніки, Л., Енергоатоміздат, Ленінгр. відділення, 1983 - С. 107… 110, мал. 3-34). Недоліком цієї системи є втрата працездатності за наявності будь-якої однієї відмови в її устаткуванні. Відома найбільш близька по технічній суті мікропроцесорна система, один канал якої містить мікропроцесор, два буферні регістри, буфер даних, блок постійної пам'яті, блок оперативної пам'яті, порт вводу, порт виводу і зовнішні пристрої, при цьому перший вхід першого буферного регістра через резистор сполучений з клемою позитивного потенціалу джерела живлення, перша восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами першого буферного регістра, перший вхід другого буферного регістра сполучений з першим виходом мікропроцесора, друга восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами другого буферного регістра і буфера даних, другий вихід мікропроцесора сполучений з першим входом буфера даних, виходи першого і другого буферних регістрів сполучені з відповідними адресними входами блока постійної пам'яті і блока оперативної пам'яті, виходи другого буферного регістра сполучені з відповідними адресними входами порту вводу і порту виводу, виходи буфера даних сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті, порту вводу і порту виводу, виходи шин керування мікропроцесора сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті, порту вводу і порту виводу, входи порту вводу і виходи порту виводу сполучені з виходами і входами зовнішніх пристроїв відповідно, (див. Угрюмов Е.П. Цифрова схемотехніка – Спб., БХВ - Петербург, 2001 - С. 250…252, мал. 5.1). Недоліком цієї системи є низька її надійність, обумовлена втратою працездатності за наявності будь-якої однієї катастрофічної або короткочасної відмови. Задачею передбачуваного винаходу є підвищення надійності, що забезпечує працездатність системи за наявності будь-якої однієї катастрофічної або короткочасної відмови. Поставлена задача вирішується тим, що в мікропроцесорну систему, один канал якої містить мікропроцесор, два буферні регістри, буфер даних, блок постійної пам'яті, блок оперативної пам'яті, порт вводу, порт виводу і зовнішні пристрої, при цьому перший вхід першого буферного регістра через резистор сполучений з клемою позитивного потенціалу джерела живлення, перша восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами першого буферного регістра, перший вхід другого буферного регістра сполучений з першим виходом мікропроцесора, друга восьмирозрядна адресна шина мікропроцесора сполучена з відповідними входами другого буферного регістра і буфера даних, другий вихід мікропроцесора сполучений з першим входом буфера даних, виходи першого і другого буферних регістрів сполучені з відповідними адресними входами блока постійної пам'яті і блока оперативної пам'яті, виходи другого буферного регістра сполучені з відповідними адресними входами порту вводу і порту виводу, виходи буфера даних сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті і порту виводу, виходи шин керування мікропроцесора сполучені з відповідними входами блока постійної пам'яті, блока оперативної пам'яті, порту вводу і порту виводу, входи порту вводу і виходи порту виводу сполучені з виходами і входами зовнішніх пристроїв відповідно, додатково вводяться два канали мікропроцесорної системи, а в кожен з трьох каналів додатково вводяться блоки вибірки середнього значення двійкових чисел, перші входи яких одночасно сполучені з виходами даних порту вводу першого каналу, другі входи одночасно сполучені з виходами даних порту вводу другого каналу, треті входи одночасно сполучені з виходами даних порту вводу третього каналу відповідно, виходи даних блока вибірки середнього значення двійкових чисел кожного каналу сполучені з відповідними виходами буфера даних свого каналу. Крім того, поставлена задача вирішується тим, що кожен блок середнього значення двійкових чисел містить три компаратори двійкових чисел, три пристрої формування ознаки середнього значення двійкового числа і мультиплексор двійкових чисел, при цьому входи першого і другого компараторів двійкових чисел сполучені з відповідними 5 виходами даних порту вводу першого каналу мікропроцесорної системи, другі входи першого і перші входи третього компараторів двійкових чисел сполучені з відповідними виходами даних порту вводу другого каналу мікропроцесорної системи, другі входи другого і третього компараторів двійкових чисел сполучені з відповідними виходами даних порту вводу третього каналу мікропроцесорної системи, перший вихід першого компаратора двійкових чисел сполучений з першими входами першого і другого пристроїв формування ознаки середнього значення двійкового числа, другі входи яких сполучені з другим виходом першого компаратора двійкових чисел, перший вихід другого компаратора двійкових чисел сполучений з третіми входами першого і третього пристроїв формування ознаки середнього значення двійкового числа, четверті входи яких сполучені з другим виходом другого компаратора двійкових чисел, перший вихід третього компаратора двійкових чисел сполучений з третім і другим входами другого і третього пристроїв формування ознаки середнього значення двійкового числа відповідно, другий вихід третього компаратора двійкових чисел сполучений з четвертим входом другого і першим входом третього пристроїв формування ознаки середнього значення двійкових чисел, виходи першого, другого і третього пристроїв формування ознаки середнього значення двійкового числа сполучені з першим, другим і третім входами мультиплексора двійкових чисел відповідно, перші входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу першого каналу мікропроцесорної системи, другі входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу другого каналу мікропроцесорної системи, треті входи даних мультиплексора двійкових чисел сполучені з відповідними виходами даних порту вводу третього каналу мікропроцесорної системи, виходи мультиплексора двійкових чисел сполучені з відповідними виходами буфера даних в кожному каналі мікропроцесорної системи відповідно. На Фіг. 1 приведена блок-схема мікропроцесорної системи. На Фіг. 2 приведена блок-схема блока вибірки середнього значення двійкових чисел. Мікропроцесорна система (Фіг. 1) містить мікропроцесор 1, резистор R-1, перший 2, другий 3 буферні регістри, буфер даних 4, блок постійної пам'яті 5, блок оперативної пам'яті 6, порт вводу 7, порт виводу 8, зовнішні пристрої 9 і блок вибірки середнього значення двійкових чисел 10 першого каналу мультиплексної системи, мікропроцесор 11, резистор R-2, перший 12, другий 13 буферні регістри, буфер даних 14, блок постійної пам'яті 15, блок оперативної пам'яті 16, блок вводу 17, блок виводу 18, зовнішні пристрої 19, блок вибірки середнього значення двійкових чисел 20 другого каналу мультиплексорної системи, мікропроцесор 21, резистор R-3, перший 22, другий 23 буферні регістри, буфер даних 24, блок постійної пам'яті 25, блок оперативної пам'яті 26, блок вводу 27, блок виводу 28, зовнішні пристрої 29 і блок вибірки середнього значення двійкових чисел 30 третього 97179 6 каналу мікропроцесорної системи, зв'язки по виходах даних блока вибірки середнього значення двійкових чисел 31 і по виходах даних порту вводу 32 першого каналу мікропроцесорної системи, зв'язки по виходах даних блока вибірки середнього значення двійкових чисел 33 і по виходах даних порту вводу 34 другого каналу мікропроцесорної системи, зв'язки по виходах даних блока вибірки середнього значення двійкових чисел 35 і по виходах даних порту вводу 36 третього каналу мікропроцесорної системи. Блок вибірки середнього значення двійкових чисел містить перший 37, другий 38, третій 39 компаратори двійкових чисел, перший 40, другий 41, третій 42 пристрої формування ознаки середнього значення двійкового числа і мультиплексор двійкових чисел 43. Мікропроцесорна система функціонує таким чином. По включенню живлення мікропроцесори 1, 11, 21 сигналом "Скидання", що автоматично виробляється, приводяться в початковий стан. При постійно дозволяючих сигналах, що надходять на перші входи буферних регістрів 2, 12, 22 з першої восьмирозрядної адресної шини мікропроцесорів 1, 11, 21 в буферні регістри 2, 12, 22 записується старший байт 16-ти розрядної адреси відповідно. Молодший байт 16-ти розрядної адреси передається з другої восьмирозрядної шини мікропроцесорів 1, 11, 21 в буферні регістри 3, 13, 23 за наявності на їх перших входах дозволяючого сигналу з перших виходів мікропроцесорів 1, 11, 21 відповідно. Після завантаження буферних регістрів 3, 13, 23 дозволяючий сигнал з їх перших входів знімається і їх вміст зберігається до нового циклу завантаження, при цьому на виходах буферних регістрів 2, 3 першого каналу, буферних регістрів 12, 13 другого каналу, буферних регістрів 22, 23 третього каналу мікропроцесорної системи буде сформовано 16-ти розрядний код адреси, який по адресних шинах надходить на адресні входи блока постійної пам'яті 5, блока оперативної пам'яті 6, порту вводу 7 і порту виводу 8 першого каналу мікропроцесорної системи, блока постійної пам'яті 15, блока оперативної пам'яті 16, порту вводу 17, порту виводу 18 другого каналу мікропроцесорної системи, блока постійної пам'яті 25, блока оперативної пам'яті 26, порту вводу 27 і порту виводу 28 третього каналу мікропроцесорної системи. Після передачі молодшого байта адреси друга восьмирозрядна шина мікропроцесорів 1, 11, 21 віддається для передачі даних. Ці передачі двонаправлені, напрям задається буферами даних 4, 14, 24 залежно від стану сигналу, що надходить з другого виходу мікропроцесорів 1, 11, 21 на перший вхід буферів даних 4, 14, 24 в кожному каналі мікропроцесорної системи відповідно. При активному стані сигналу з другого виходу мікропроцесорів 1, 11, 21 дані передаються справа наліво, при пасивному - у зворотному напрямі в кожному каналі мікропроцесорної системи відповідно. Таким чином, на виходах буферів 4, 14, 24 буде сформована двонаправлена інформаційна шина даних, підключена до блоків постійної пам'яті 5, 15, 25, блоків оперативної пам'яті 6, 16, 26, портів виводу 8, 18, 28 і блоків 7 вибірки середнього значення двійкових чисел 10, 20, 30 в кожному каналі мікропроцесорної системи відповідно. Шини керування з виходів керування мікропроцесорів 1, 11, 21 підключаються до управляючих входів блоків постійної пам'яті, 5, 15, 25, блоків оперативної пам'яті 6, 16, 26, портів вводу 7, 17, 27 і портів виводу 8, 18, 28 в кожному каналі мікропроцесорної системи відповідно. Робота мікропроцесорної системи починається з включення напруги живлення, приведення мікропроцесорів 1, 11, 21 в початковий стан і закачування програми роботи з блоків постійної пам'яті 5, 15, 25 в блоки оперативної пам'яті 6, 16, 26 з подальшою видачею команд, що керують, через порти виводу 8, 18, 28 на виконавчі елементи, наприклад обмотки реле, електроклапани, електронагрівачі, обмотки електроприводів засувок і ін., зовнішніх пристроїв 9, 19, 29 в кожному каналі мікропроцесорної системи. Реакцією на команди, що керують, є дискретні або аналогові сигнали з датчиків, наприклад температури, тиску, рівня і ін., зовнішніх пристроїв 9, 19, 29, що надходять безпосередньо або через адаптери зв'язку, на входи портів вводу 7, 17, 27 в кожному каналі мікропроцесорної системи відповідно. Як адаптери зв'язку аналогових сигналів з дискретними входами портів вводу 7, 17, 27 використовуються аналого-цифрові перетворювачі, значення параметра, наприклад, температури навколишнього середовища, виражене в nрозрядному двійковому коді, на входах портів вводу 7, 17, 27 може бути достовірним, але відрізнятися на величину допустимої похибки перетворення в кожному каналі мікропроцесорної системи. Для забезпечення роботи мікропроцесорів з симетричною інформацією, що дозволяє використовувати ідентичне в трьох каналах програмноалгоритмічне забезпечення в кожному такті роботи мікропроцесорної системи, n-розрядний двійковий код, що прочитується з портів вводу 7, 17, 27, надходить на шини даних мікропроцесорів 1, 11, 21 через блоки вибірки середнього значення двійкових чисел 10, 20, 30 в кожному каналі мікропроцесорної системи. При цьому у момент прочитування даних з портів вводу 7, 17, 27 n-розрядний двійковий код числа А з порту вводу 7 по шинах зв'язку 32 надходить на перші входи блоків вибірки середнього значення двійкових чисел 10, 20, 30, nрозрядний двійковий код числа В з порту вводу 17 по шинах зв'язку 34 надходить на другі входи блоків вибірки середнього значення двійкових чисел 10, 20, 30, n-розрядний двійковий код числа С з порту вводу 27 по шинах зв'язку 36 надходить на треті входи блоків вибірки середнього значення двійкових чисел 10, 20, 30 в кожному каналі мікропроцесорної системи відповідно. Блок вибірки середнього значення двійкових чисел (Фіг. 2) функціонує таким чином. На перші входи першого компаратора 37, другого компаратора 38 і на перші входи даних мультиплексора двійкових чисел 43 по шинах зв'язку 32 надходить n-розрядний двійковий код числа А, на другі входи першого компаратора 37, перші входи третього компаратора 39 і другі входи даних муль 97179 8 типлексора двійкових чисел 43 по шинах зв'язку 34 надходить n-розрядний двійковий код числа В, на другі входи другого компаратора 38, другі входи третього компаратора 39 і на треті входи даних мультиплексора двійкових чисел 43 по шинах зв'язку 36 надходить n-розрядний двійковий код числа С. Компаратор 37 вирішує логічну функцію порівняння n-розрядних двійкових кодів чисел А і В, компаратор 38 вирішує логічну функцію порівняння n-розрядних двійкових кодів чисел А і С і компаратор 39 вирішує логічну функцію порівняння nрозрядних двійкових чисел В і С. Детальний опис компаратора, вирішуючого логічні функції порівняння n-розрядних кодів двох чисел, викладений в Гаврілов Ю.В., Пучко А.Н. Арифметичні пристрої швидкодіючих ЕЦОМ. – М.: Радянське радіо, 1970, УДК.681.325.5, розділ 5.3, мал. 5.3.2. З першого виходу першого компаратора сигнал логічної функції X1  A  B надходить на перші входи, а з другого виходу першого компаратора сигнал логічної функції X1  A  B надходить на другі входи першого і другого пристроїв формування ознаки середнього значення двійкових чисел відповідно, з першого виходу другого компаратора сигнал логічної функції X2  A  C надходить на треті входи, а з другого виходу другого компаратора сигнал логічної функції X 2  A  C надходить на четверті входи першого і третього пристроїв формування ознаки середнього значення двійкових чисел відповідно, з першого виходу третього компаратора сигнал логічної функції X3  B  C надходить на третій вхід другого і другий вхід третього, а з другого виходу третього компаратора сигнал логічної функції X 3  B  C надходить на четвертий вхід другого і перший вхід третього пристроїв формування ознаки середнього значення двійкових чисел відповідно. На виході першого пристрою формування ознаки середнього значення двійкових чисел формується сигнал ознаки середнього значення числа А відповідно до логічної функції Pcp.A  X1  X 2  X1  X 2 , який надходить на перший вхід мультиплексора двійкових чисел, на виході другого пристрою формування ознаки середнього значення двійкових чисел формується сигнал ознаки середнього значення числа В відповідно до логічної функції Pcp.B  X1  X 3  X1  X 3 , який надходить на другий вхід мультиплексора двійкових чисел, на виході третього пристрою формування ознаки середнього значення двійкових чисел формується сигнал ознаки середнього значення числа С відповідно до логічної функції Pcp.C  X 2  X 3  X 2  X 3 , який надходить на третій вхід мультиплексора двійкових чисел. З виходу мультиплексора двійкових чисел вибраний відповідно до того, що надійшов на один з 9 трьох його входів сигналом ознаки середнього значення числа двійковий код по зв'язку 31 в першому каналі, по зв'язку 33 в другому каналі і по зв'язку 35 в третьому каналі надходить на шини даних мікропроцесорів 1, 11, 21 відповідно. Таким чином, при прочитуванні даних з портів вводу 7, 17, 27 двійкових кодів параметрів, що мають достовірне, але різне значення в кожному каналі мікропроцесорної системи, надходять на відповідні входи блоків вибірки середнього значення 10, 20, 30, а з їх виходів, маючи ідентичне значення, по зв'язках 31, 33, 35 надходять на шини даних мікропроцесорів 1, 11, 21 відповідно. Технічний аналіз переваг приводиться відносно до прототипу, як найбільш прогресивного технічного рішення, відомого авторам на дату подачі заявки. Як показав аналіз схемно-технічних рішень і результатів експериментального відробітку пропонована мікропроцесорна система забезпечує: 97179 10 - симетричну роботу мікропроцесорів з ідентичним програмно-алгоритмічним забезпеченням в трьох каналах мікропроцесорної системи при прийомі інформації від аналогових датчиків в зовнішніх пристроях; - надійне функціонування при відмові будьякого одного функціонального блока в каналі або відмові будь-якої кількості з наявних датчиків в зовнішньому пристрої одного каналу або будь-якої кількості з наявних неспівпадаючих по функціональному призначенню датчиків в зовнішніх пристроях різних каналів. Таким чином, як випливає з приведених вище матеріалів опису, пропонована мікропроцесорна система відносно до прототипу забезпечує істотний ефект підвищення надійності і відповідно ефект економічності в експлуатації. 11 Комп’ютерна верстка М. Ломалова 97179 Підписне 12 Тираж 23 прим. Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601