Формувач одиночної серії з двох пачок імпульсів

Реферат: Формувач одиночної серії з двох пачок імпульсів містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І. Введено: двовходовий елемент І-НІ; перший, другий і третій JK-тригери зі входом асинхронної установки у нульовий стан; перший і другий JK-тригери створюють циклічний пристрій (третій лічильник), який має три стани з послідовністю переходів 00-11-10-00. UA 106261 U (54) ФОРМУВАЧ ОДИНОЧНОЇ СЕРІЇ З ДВОХ ПАЧОК ІМПУЛЬСІВ UA 106261 U UA 106261 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування одиночної серії з двох пачок імпульсів з фіксованою тривалістю імпульсів і паузи між ними в пачці, програмованою кількістю імпульсів в пачці і паузи між пачками. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів, 1971. № 20; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів, 1972. № 30). Патенти на корисну модель України №№ 55951, 61312, 71778, 72614. Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач одиночної серії з двох пачок імпульсів (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані параметри серії на виході; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача одиночної серії з двох пачок імпульсів шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач одиночної серії з двох пачок імпульсів, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один із входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано із входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, відповідно до корисної моделі, введено: двовходовий елемент І-HI; перший, другий і третій JK-тригери зі входом асинхронної установки у нульовий стан; перший і другий JK-тригери створюють циклічний пристрій (третій лічильник), який має три стани з послідовністю переходів 00-11-10-00, при цьому перший тригер має прямий вхід K і два прямих входи J, об'єднані по І, другий тригер має прямий вхід J і два прямих входи K, об'єднані по І; входи J і K третього тригера інверсні; інверсний вихід першого JKтригера з'єднано з одним входом К другого JK-тригера, інверсний вихід другого JK-тригера 1 UA 106261 U 5 10 15 20 25 30 35 40 45 50 55 60 з'єднано з одним входом J першого JK-тригера, вхід K і другий вхід J першого JK-тригера з'єднано зі входом J і другим входом К другого JK-тригера, створюючи вхід дозволу режиму переходу (лічби), який з'єднано з виходом другого елемента АБО, один вхід якого з'єднано з виходом переповнення першого лічильника, входом дозволу режиму лічби другого лічильника і першим входом елемента І-HI, другий вхід якого з'єднано з інверсним виходом другого JKтригера і другим входом першого елемента І; вихід елемента І-НІ з'єднано із входом дозволу режиму лічби першого лічильника; другий вхід другого елемента АБО з'єднано з прямим виходом другого JK-тригера, який утворює вихід формувача; третій вхід другого елемента АБО з'єднано з виходом інвертора, вхід якого з'єднано з виходом переповнювання другого лічильника, входом дозволу синхронного паралельного завантаження першого і другого лічильників, входами J і K третього JK-тригера і другим входом першого елемента АБО; третій вхід першого елемента АБО з'єднано з прямим виходом третього JK-тригера; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між пачками імпульсів; тактові входи JK-тригерів з'єднано із входом формувача; входи асинхронної установки у нульовий JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: перший (1) і другий (2) реверсивні двійкові лічильники, кожен з яких має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; синхронний D-тригер (7) зі входами асинхронної установки у нульовий стан; інвертор (3); перший (10) і другий (11) елементи АБО; перший (8) і другий (9) елементи І; ланцюжок з послідовно сполучених резистора (5) і конденсатора (6), підключеного до джерела живлення +Е; двовходовий елемент І-НІ (14); перший (3), другий (4) і третій (12) JK-тригери зі входом асинхронної установки у нульовий стан. Перший і другий JK-тригери створюють циклічний пристрій (третій лічильник), який має три стану з послідовністю переходів 00-11-10-00, при цьому перший тригер має прямий вхід K і два прямих входи J, об'єднані по І, другий тригер має прямий вхід J і два прямих входи K, об'єднані по І; входи J і K третього тригера інверсні; інверсний вихід першого JK-тригера з'єднано з одним входом K другого JK-тригера, інверсний вихід другого JK-тригера з'єднано з одним входом J першого JK-тригера, вхід K і другий вхід J першого JK-тригера з'єднано зі входом J і другим входом K другого JK-тригера, створюючи вхід дозволу режиму переходу (лічби), який з'єднано з виходом елемента АБО 11, один вхід якого з'єднано з виходом переповнення лічильника 1, входом дозволу режиму лічби лічильника 2 і першим входом елемента І-НІ 14, другий вхід якого з'єднано з інверсним виходом другого JKтригера 4 і другим входом елемента І 8. Вихід елемента І-НІ 14 з'єднано зі входом дозволу режиму лічби лічильника 1. Другий вхід елемента АБО 11 з'єднано з прямим виходом JKтригера 3, який утворює вихід формувача F. Третій вхід елемента АБО 11 з'єднано з виходом інвертора 13, вхід якого з'єднано з виходом переповнювання лічильника 2, входом дозволу синхронного паралельного завантаження лічильників 1, 2, входами J і K тригера 12 і другим входом елемента АБО 8. Третій вхід елемента АБО 10 з'єднано з прямим виходом JK-тригера 12. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом D-тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано із входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано із входами R асинхронної установки у нульовий стан JK-тригерів і лічильників. Входи паралельного завантаження даних D3-D0 лічильника 1 утворюють входи b3b2b1b0 програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних D3-D0 лічильника утворюють входи d3d2d1d0 програмування формувача на задану тривалість паузи між пачками імпульсів. Тактові входи JKтригерів і лічильників сполучені між собою, створюючи вхід С формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. 2 UA 106261 U 5 10 15 20 25 30 35 40 45 50 55 60 Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильників. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення тригери і лічильники переходять у нульовий стан, формуючи рівень логічного нуля, відповідно на виходах Q тригерів і на виходах переповнювання Р4 лічильників, що веде до формування рівня 0 на виході елемента 10, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню до всіх останніх режимів, та до тих пір, поки на вході елемента 9 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан тригерів і лічильників залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан (Q=1), формуючи рівень логічної одиниці на вході і виході елемента 10, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з виходу переповнювання лічильника 2 надходить на входи дозволу паралельного завантаження L лічильників, на вхід інвертора 13, на інверсні входи J і K тригера 12 і на вхід елемента 10. Значення сигналу з виходу переповнювання лічильника 2, яке надходить на входи дозволу паралельного завантаження L лічильників, готує лічильник 1 до прийому інформації зі входів b3b2b1b0, лічильник 2 - зі входів d3d2d1d0. Одиничне значення сигналу з виходу інвертора, надходить на вхід елемента 11 і далі на входи дозволу режиму переходу циклічного пристрою (третього лічильника), готує його до переходу у стан 11 (Q1=Q2=1). Значення сигналу з виходу переповнювання лічильника 2, яке надходить на входи J і K тригера 12, готує його до переходу в одиничний стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід JK-тригера 12 в одиничний стан, третього лічильника у стан 11 (Q2=1,Q1=1), формуючи одиничне значення на виході формувача, і паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 2 переходить у стан d3d2d1d0, лічильник 1-у стан b3b2bfi0, формуючи одиничне значення на виходах переповнення. Тригер 7 переходить у нульовий стан. У результаті лічильники 1, 2 і JKтригер 12 переходять у режим збереження, режим лічби третього лічильника залишиться незмінним. Під час вступу наступного тактового імпульсу третій лічильник переходить в стан Q2=1,Q1=0, при цьому режим збереження лічильників 1, 2, JK-тригера 12, режим лічби третього лічильника і одиничне значення на виході формувача залишаться незмінними. Під час вступу наступного тактового імпульсу відбувається перехід третього лічильника у вихідний (нульовий) стан, що веде до формування нульового значення на прямому виході (Q2) тригера 3 і одиничного значення на його інверсному виході (О2). У результаті на виході елемента І-НІ 14, тобто на вході дозволу режиму лічби лічильника 1 формується нульове значення, що веде до переходу лічильника 1 у режим лічби. Режим збереження лічильника 2, JK-тригера 12 і режим лічби третього лічильника залишаться незмінними. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан b3b2bp0-1, третього лічильника у стан 11, стан лічильника 2 і JK-тригера 12 залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст першого і третього лічильників не стане рівним 0, що забезпечує рівень логічного 0 на виході переповнення лічильника 1 (на вході дозволу режиму лічби лічильника 2), виході тригера 3 і виході елемента 11, рівень логічної одиниці на виході елемента 14. У результаті цих змін лічильник 2 переходить у режим лічби, третій лічильник і лічильник 1 у режим збереження. Під час вступу наступного і подальших тактових імпульсів зміст лічильника 2 буде зменшуватись, а одиничний стан JK-тригера 12 і нульовий стан третього лічильника і лічильника 1 залишаться незмінним, до тих пір, поки зміст лічильника 2 не стане рівним 0, що забезпечує рівень логічного 0 на виході переповнення лічильника 2 (на вході дозволу режиму лічби лічильника 2), яке надходить на входи дозволу паралельного завантаження L лічильників, знову готує лічильник 1 до прийому інформації зі входів b3b2b1b0, лічильник 2 - зі входів d3d2d1d0. Одиничне значення сигналу з виходу інвертора, надходить на вхід елемента 11 і далі на входи дозволу режиму переходу циклічного пристрою (третього лічильника), знову готує його до переходу у стан 11 (Q1=Q2=1). Значення сигналу з 3 UA 106261 U 5 10 15 20 25 30 виходу переповнювання лічильника 2, яке надходить на входи J і K тригера 12, готує його до переходу у нульовий стан. І тоді під час вступу чергового тактового імпульсу С відбувається перехід JK-тригера 12 у нульовий стан, третього лічильника у стан 11 (Q2=1,Q1=1), знову формуючи одиничне значення на виході формувача, і паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 2 переходить у стан d3d2d1d0, лічильник 1 - у стан b3b2b1b0, формуючи одиничне значення на виходах переповнення. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст третього лічильника і лічильників 1, 2 не стане рівним 0, що забезпечує рівень логічного 0 на їх виходах, що веде до формування рівня логічного нуля на виході елемента АБО 10, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану тригерів і лічильників, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на першому (на прямому виході JK-тригера 3) і другому (на прямому виході JK-тригера 4) виходах формувача генеруються одиночні серії з двох пачок імпульсів. На першому виході тривалість імпульсів дорівнює 2Т, тривалість паузи між ними в пачці дорівнює Т. На другому виході тривалість імпульсів дорівнює Т, тривалість паузи між ними в пачці дорівнює 2Т. Кількість імпульсів (К) в пачці програмована, визначається значенням b3b2b1b0 (К=b3b2b1b0+1), Тривалістю паузи tп між пачками визначається значенням d3d2d1d0 (на першому виході tп = (d3d2d1d0+2)Т, на другому виході tп = (d3d2d1d0+1)T). На фіг. 2 приведений графік переходів формувача, що складається з чотирьох кілець (верхнє кільце - графік переходів тригера 12, друге кільце - графік переходів лічильника 2, третє кільце - графік переходів лічильника 1, ніжне кільце - графік переходів третього лічильника) із загальною вершиною, відповідною нульовому стану лічильників і тригерів, а на фіг. 3 - епюри, що ілюструють роботу для варіанта налагодження D=5, В = 3. На відміну від відомого пристрою формування одиночної серії з двох пачок імпульсів з фіксованою тривалістю імпульсів і паузи між ними в пачці, програмованою кількістю імпульсів в пачці і паузи між пачками розширює функціональні можливості формувача. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 35 40 45 50 55 60 Формувач одиночної серії з двох пачок імпульсів, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, який відрізняється тим, що введено: двовходовий елемент І-НІ; перший, другий і третій JK-тригери зі входом асинхронної установки у нульовий стан; перший і другий JK-тригери створюють циклічний пристрій (третій лічильник), який має три стани з послідовністю переходів 00-11-10-00, при цьому перший тригер має прямий вхід K і два прямих входи J, об'єднаних по І, другий тригер має прямий вхід J і два прямих входи K, об'єднаних по І; входи J і K третього тригера інверсні; інверсний вихід першого JK-тригера з'єднано з одним входом K другого JK-тригера, інверсний вихід другого JK-тригера з'єднано з одним входом J першого JK-тригера, вхід K і другий вхід J першого JK-тригера з'єднано зі входом J і другим входом K другого JK-тригера, створюючи вхід дозволу режиму переходу (лічби), який з'єднано з виходом другого елемента АБО, один вхід якого з'єднано з 4 UA 106261 U 5 10 виходом переповнення першого лічильника, входом дозволу режиму лічби другого лічильника і першим входом елемента І-НІ, другий вхід якого з'єднано з інверсним виходом другого JKтригера і другим входом першого елемента І; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби першого лічильника; другий вхід другого елемента АБО з'єднано з прямим виходом другого JK-тригера, який утворює вихід формувача; третій вхід другого елемента АБО з'єднано з виходом інвертора, вхід якого з'єднано з виходом переповнювання другого лічильника, входом дозволу синхронного паралельного завантаження першого і другого лічильників, входами J і K третього JK-тригера і другим входом першого елемента АБО; третій вхід першого елемента АБО з'єднано з прямим виходом третього JK-тригера; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між пачками імпульсів; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий JK-тригерів з'єднано з виходом другого елемента І. 5 UA 106261 U Комп’ютерна верстка Л. Литвиненко Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6