Формувач одиночної серії з двох пачок імпульсів

Реферат: Формувач одиночної серії з двох пачок імпульсів з фіксованою тривалістю імпульсів і паузи між ними в пачці, програмованою кількістю імпульсів в пачці і паузи між пачками містить: два реверсивні двійкові лічильники, JK-тригер, два синхронних DL-тригери і синхронний D-тригер зі входами асинхронної установки у нульовий стан, чотири елементи АБО, елемент І-НІ, два елементи І, два інвертори, ланцюжок, що складається з послідовно з′єднаного резистора і конденсатора. UA 102332 U (54) ФОРМУВАЧ ОДИНОЧНОЇ СЕРІЇ З ДВОХ ПАЧОК ІМПУЛЬСІВ UA 102332 U UA 102332 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування одиночної серії з трьох пачок імпульсів з фіксованою тривалістю імпульсів і паузи між ними в пачці, програмованою кількістю імпульсів в пачці і паузи між пачками. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Патенти на корисну модель України №№ 55951, 61312, 71778, 72614. Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач одиночної серії з двох пачок імпульсів (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані параметри серії на виході; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлена задача удосконалення формувача одиночної серії з трьох пачок імпульсів шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач одиночної серії з двох пачок імпульсів, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, згідно з корисною моделлю, введено: третій і четвертий елементи АБО, двовходовий елемент І-НІ, другий інвертор; перший і другий синхронні DL-тригери зі входом асинхронної установки у нульовий стан; перший і другий DLтригери створюють циклічний пристрій, виконаний за схемою лічильника Джонсона (третій лічильник), який має чотири стани з послідовністю переходів 00-01-11-10-00; прямий вихід першого DL-тригера з'єднано зі входом D другого DL-тригера інверсний вихід другого DLтригера з'єднано зі входом D першого DL-тригера; прямі входи L першого і другого DL-тригерів, 1 UA 102332 U 5 10 15 20 25 30 35 40 45 50 55 60 що утворюють вхід дозволу режиму переходу (лічби) третього лічильника, з'єднано з виходом другого елемента АБО; прямі виходи першого і другого DL-тригерів з'єднано зі входами четвертого елемента АБО, що утворює вихід формувача, з'єднано зі входом третього елемента АБО і входом другого інвертора, вихід якого з'єднано зі входом елемента І-НІ; інверсний вихід другого DL-тригера з'єднано з другим входом першого елемента І; JK-тригер, що має інверсної входи J і К, які створюють вхід дозволу режиму переходу, з'єднаний з виходом переповнення другого лічильника; один вхід другого елемента АБО з'єднано з виходом третього елемента АБО, а другий - з виходом першого інвертора, вхід якого з'єднано з виходом переповнювання другого лічильника, входом дозволу синхронного паралельного завантаження першого і другого лічильників і другим входом першого елемента АБО; третій вхід першого елемента АБО з'єднано з прямим виходом JK-тригера; вихід переповнювання першого лічильника з'єднано з першим входом третього елемента АБО і першим входом елемента І-НІ; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби першого лічильника; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між пачками імпульсів; тактової входи DL- і JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан DL- і JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На Фіг. 1 приведена схема формувача. Формувач містить: перший (1) і другий (2) реверсивні двійкові лічильники, кожен з яких має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; синхронний D-тригер (7) зі входами асинхронної установки у нульовий стан; перший (13) і другий (15) інвертори; перший (10), другий (11), третій (16) і четвертий (17) елементи АБО; перший (8) і другий (9) елементи І; ланцюжок з послідовно сполучених резистора (5) і конденсатора (6), підключеного до джерела живлення +Е; двовходовий І-НІ (14); перший (3) і другий (4) синхронні DL-тригери, JK-тригер (12) зі входом асинхронної установки у нульовий стан. Перший і другий DL-тригери створюють циклічний пристрій, виконаний за схемою лічильника Джонсона (третій лічильник), який має чотири стани з послідовністю переходів 00-01-11-10-00. Прямий вихід тригера 3 з'єднано зі входом D тригера 4 і першим входом елемента АБО 17, вихід якого з'єднано зі входом елемента АБО 16, інверсний вихід тригера 4 з'єднано зі входом D тригера 4 і входом елемента І 8, прямий вихід тригера 4 з'єднано з другим входом елемента АБО 17. Вихід елемента АБО 17, який утворює вихід формувача F, з'єднано зі входом елементів 15 і 16. Прямий вхід L дозволу режиму переходу (лічби) тригерів 3, 4 з'єднано з виходом елемента АБО 11, один вхід якого з'єднано з виходом елемента 15, а другий з виходом елемента 16. Інверсні входи J і К тригера 12, які створюють вхід дозволу режиму переходу тригера, з'єднано з виходом переповнення лічильника 2, прямий вихід тригера 12 з'єднано з третім входом елемента АБО 10. Один вхід елемента 16 з'єднано з виходом переповнення лічильника 1 і першим входом елемента І-НІ 14. Другий вхід елемента І-НІ 14 з'єднано з виходом інвертора 15, вхід котрого з'єднано з другим входом елемента 16 і з виходом елемента 17, який утворює вихід формувача F. Вихід елемента І-НІ 14 з'єднано зі входом дозволу режиму лічби лічильника 1. Входи елемента 17 з'єднано з прямими виходами тригерів 3, 4. Другий вхід елемента АБО 11 з'єднано з виходом інвертора 13, вхід якого з'єднано з виходом переповнювання лічильника 2, входом дозволу синхронного паралельного завантаження лічильників 1, 2, з інверсними входами J і К тригера 12. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом D-тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Входи паралельного завантаження даних D3-D0 лічильника 1 утворюють входи b3b2b1b0 програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних D3-D0 лічильника 2 утворюють входи d3d2d1d0 програмування формувача на задану тривалість паузи між пачками імпульсів. Входи асинхронної установки у нульовий стан лічильників, DL- і JK-тригерів і з'єднано з виходом 2 UA 102332 U 5 10 15 20 25 30 35 40 45 50 55 другого елемента І. Тактові входи лічильників, DL- і JK-тригерів і сполучені між собою, створюючи вхід С формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start). Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильників. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення, тригери і лічильники переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виходах переповнювання Р4 лічильників, що веде до формування рівня 0 на виході елемента 10, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченні перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню до всіх останніх режимів доти, поки на вході елемента 9 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан тригерів і лічильників залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан (Q=1), формуючи рівень логічної одиниці на вході і виході елемента 10, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з виходу переповнювання лічильника 2 надходить на входи дозволу паралельного завантаження L лічильників, на вхід інвертора 13, на інверсні входи J, К тригера 12 і на вхід елемента 10. Значення сигналу з виходу переповнювання лічильника 2, яке надходить на входи дозволу паралельного завантаження L лічильників, готує лічильник 1 до прийому інформації зі входів b3b2b1b0, лічильник 2 - зі входів d3d2d1d0. Одиничне значення сигналу з виходу першого інвертора, надходить на вхід елемента 11 і далі на входи дозволу режиму переходу першого циклічного пристрою (третього лічильника), готує його до переходу у стан 01 (Q2=0, Q1=1). Нульове значення сигналу з виходу переповнювання лічильника 2, яке надходить на входи дозволу режиму переходу JK-тригера готує його до переходу в одиничний стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід третього лічильника у стан 01, JKтригера в одиничний стан, формуючи одиничне значення на виході формувача, і паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 2 переходить у стан d3d2d1d0, лічильник 1 - у стан b3b2b1b0, формуючи одиничне значення на виходах переповнення. У результаті перший лічильник і JK-тригер переходять у режим збереження, режим лічби третього лічильника залишиться незмінним. Під час вступу наступного тактового імпульсу третій лічильник переходить у стан Q2=1, Q1=1, при цьому режим збереження першого, другого лічильників і JK-тригера, режим лічби третього лічильника і одиничне значення на виходи формувача залишаться незмінними. Під час вступу наступного тактового імпульсу відбувається перехід третього лічильника у стан Q2=1, Q2=0, D-тригера 7 у нульовий) стан, режим збереження першого, другого і лічильників, JK-тригера, режим лічби третього лічильника і одиничне значення на виходи формувача залишаться незмінними. Під час вступу наступного тактового імпульсу відбувається перехід третього лічильника у вихідний (нульовий) стан, що веде до формування нульового значення на прямому виході (Q2) тригера 3 і одиничного значення на його інверсному виході ( Q 2 ). У результаті на виході елемента І-НІ 14, тобто на вході дозволу режиму лічби лічильника 1 формується нульове значення, що веде до переходу лічильника 1 у режим лічби. Режим збереження другого лічильника, JK-тригера і режим лічби третього лічильника залишаться незмінними. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан b3b2b1b0-1, третього лічильника у стан 01, стан другого лічильника і JK-тригера залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні доти, поки зміст першого і третього лічильників не стане рівним 0, що забезпечує рівень логічного 0 на виході переповнення лічильника 1 (на вході дозволу режиму лічби лічильника 2), виході тригера 3 і 3 UA 102332 U 5 10 15 20 25 30 35 виході елемента 11, рівень логічної одиниці на виході елемента 14. У результаті цих змін лічильник 2 переходить у режим лічби, третій лічильник і лічильник 1 у режим збереження. Під час вступу наступного і подальших тактових імпульсів зміст лічильника 2 буде зменшуватись, одиничний стан JK-тригера, нульовий стан третього лічильника і лічильника 1 залишаться незмінним, доти, поки зміст лічильника 2 не стане рівним 0, що забезпечує рівень логічного 0 на виході переповнення лічильника 2, яке надходить на входи дозволу паралельного завантаження L лічильників, знову готує лічильник 1 до прийому інформації зі входів b3b2b1b0, лічильник 2 - зі входів d3d2d1d0. Одиничне значення сигналу з виходу першого інвертора, надходить на вхід елемента 11 і далі на входи дозволу режиму переходу першого циклічного пристрою (третього лічильника), знову готує його до переходу у стан 01. Значення сигналу з виходу переповнювання лічильника 2, яке надходить на входи J І К тригера готує його до переходу у нульовий стан. І тоді під час вступу чергового тактового імпульсу С відбувається перехід JK-тригера у нульовий, третього лічильника у стан 01, знову формуючи одиничне значення на виході формувача, і паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 2 переходить у стан d3d2d1d0, лічильник 1 - у стан b3b2b1b0, формуючи одиничне значення на виходах переповнення. Під час вступу подальших тактових імпульсів процеси аналогічні доти, поки зміст лічильників не стане рівним 0, що забезпечує рівень логічного 0 на їх виходах, що веде к формуванню рівня логічного нуля на виході елемента АБО 10, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану тригерів і лічильників, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході формувача (на виході елемента 17) генерується одиночна серія з двох пачок імпульсів з фіксованою тривалістю імпульсів, яка дорівнює 3Т, і паузи, яка дорівнює Т, між ними в пачці, програмованою кількістю К імпульсів в пачці, яка визначається значенням b3b2b1b0 (K=b3b2b1b0+1) і програмованою тривалістю паузи tп між пачками, яка визначається значенням d3d2d1d0 (tп=d3d2d1d0+1)T). На Фіг. 2 приведений граф переходів формувача, що складається з чотирьох кілець (верхнє кільце - граф переходів JK-тригера, друге кільце - граф переходів лічильника 2, третє кільце граф переходів лічильника 1, нижнє кільце - граф переходів третього лічильника) із загальною вершиною, відповідною нульовому стану лічильників і тригерів, а на Фіг. 3 - часові діаграми, що ілюструють роботу для варіанта налагодження D=4, В=2. На відміну від відомого пристрою формування одиночної серії з двох пачок імпульсів з фіксованою тривалістю імпульсів і паузи між ними в пачці, програмованою кількістю імпульсів в пачці і паузи між пачками розширює функціональної можливості формувача. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 40 45 50 55 60 Формувач одиночної серії з двох пачок імпульсів, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання другого лічильника з'єднано з його входом дозволу режиму завантаження; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, який відрізняється тим, що введено: третій і четвертий елементи АБО, двовходовий елемент І-HI, другий інвертор; перший і другий синхронні DL-тригери зі входом асинхронної установки у нульовий стан; перший і другий DL-тригери створюють циклічний пристрій, виконаний за схемою лічильника Джонсона 4 UA 102332 U 5 10 15 20 (третій лічильник), який має чотири стани з послідовністю переходів 00-01-11-10-00; прямий вихід першого DL-тригера з'єднано зі входом D другого DL-тригера інверсний вихід другого DLтригера з'єднано зі входом D першого DL-тригера; прямі входи L першого і другого DL-тригерів, що утворюють вхід дозволу режиму переходу (лічби) третього лічильника, з'єднано з виходом другого елемента АБО; прямі виходи першого і другого DL-тригерів з'єднано зі входами четвертого елемента АБО, що утворює вихід формувача, з'єднано зі входом третього елемента АБО і входом другого інвертора, вихід якого з'єднано зі входом елемента І-НІ; інверсний вихід другого DL-тригера з'єднано з другим входом першого елемента І; JK-тригер, що має інверсні входи J і К, які створюють вхід дозволу режиму переходу, з'єднаний з виходом переповнення другого лічильника; один вхід другого елемента АБО з'єднано з виходом третього елемента АБО, а другий - з виходом першого інвертора, вхід якого з'єднано з виходом переповнювання другого лічильника, входом дозволу синхронного паралельного завантаження першого і другого лічильників і другим входом першого елемента АБО; третій вхід першого елемента АБО з'єднано з прямим виходом JK-тригера; вихід переповнювання першого лічильника з'єднано з першим входом третього елемента АБО і першим входом елемента I-НІ; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби першого лічильника; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану кількість імпульсів в пачки; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між пачками імпульсів; тактові входи DL- і JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан DL- і JK-тригерів з’єднано з виходом другого елемента І. 5 UA 102332 U Комп’ютерна верстка О. Гергіль Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6