Формувач послідовності імпульсів типу меандр з перенастроюваною тривалістю

Реферат: Формувач імпульсів типу меандр з перенастроюваною тривалістю містить два лічильники, кожен з яких має вхід подачі імпульсів синхронізації, входи паралельного завантаження, вхід асинхронної установки у нульовий стан; ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора; інвертор, стартостопний пристрій, який містить синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двоходові елементи І; тривходовий елемент АБО. Введено перший і другий чотиривходові елементи АБО; перший і другий двоходові елементи АБО; дешифратор, шифратор. Замість типових двійкових лічильників в нього введено лічильники, кожен із яких виконано на зсувних регістрах, що мають по два входи послідовного внесення і по два входи налагоджування на заданий режим. UA 69509 U (12) UA 69509 U UA 69509 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування імпульсів типу меандр з перенастроюваною тривалістю. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. Авторське свідоцтво СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим часових параметрів вихідних імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач імпульсів типу меандр з перенастроюваною тривалістю (заявка на корисну модель U № 2011 05098 від 21. 04. 20011), що містить два лічильники, кожен з яких має вхід подачі імпульсів синхронізації, входи паралельного завантаження, вхід асинхронної установки у нульовий стан; ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора; інвертор, стартостопний пристрій, який містить синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І; тривходовий елемент АБО, при цьому загальна точка послідовно сполучених резистора і конденсатора з'єднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І сполучений зі входом асинхронної установки D-тригера в нульовий стан; другий вхід другого елемента І, який сполучений з виходом тривходового елемента АБО, один з входів якого поєднаний з виходом D-тригера; вихід другого елемента І з'єднаний з входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, утворюючи вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; входи паралельного завантаження першого лічильника з'єднано з відповідними входами паралельного завантаження другого лічильника. Недолік відомого пристрою - низька швидкодія, зумовлена використанням типових двійкових лічильників, складність і швидкодія яких знаходяться у суперечності, що особливо проявляється при збільшенні діапазону перестройки, тобто кількості розрядів, покриваючих заданий діапазон перестройки. В основу корисної моделі поставлено задачу удосконалення формувача періодичної послідовності імпульсів типа меандр з перенастроюваною тривалістю шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними, що забезпечує незалежність встановлення від кількості розрядів. Поставлена задача вирішується тим, що в формувач імпульсів типу меандр з перенастроюваною тривалістю, що містить два лічильники, кожен з яких має вхід подачі імпульсів синхронізації, входи паралельного завантаження, вхід асинхронної установки у нульовий стан; ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора; інвертор, стартостопний пристрій, який містить синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І; тривходовий елемент АБО, при цьому загальна точка послідовно сполучених резистора і конденсатора з'єднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І сполучений зі входом асинхронної установки Dтригера в нульовий стан; другий вхід другого елемента І, який сполучений з виходом тривходового елемента АБО, один з входів якого поєднаний з виходом D-тригера; вихід другого елемента І з'єднаний з входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, утворюючи вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; входи паралельного завантаження першого лічильника з'єднано з відповідними входами паралельного завантаження другого лічильника, відповідно до корисної моделі, введено перший і другий чотиривходові елементи АБО, перший і другий двовходові елементи АБО, дешифратор, шифратор, а замість типових двійкових лічильників введено лічильники, кожен із яких виконано на зсувних регістрах, що мають по два входи послідовного внесення і по два входи налагоджування на заданий режим, за схемою генератора псевдовипадкової послідовності максимальної тривалості, тобто має елемент NOXOR, перші входи яких з'єднано з виходами нульового розряду лічильників, а другі входи з'єднано з виходами першого розряду, виходи кожного з елементів з'єднано зі входом послідовного внесення зі зсувом у бік молодших розрядів відповідного лічильника; при цьому, виходи першого регістра з'єднано зі входами першого чотиривходового елемента АБО, вихід якого утворюючи вихід формувача, з'єднано з 1 UA 69509 U 5 10 15 20 25 30 35 40 45 50 55 60 нульовим входом налагоджування на заданий режим другого регістра, першим входом другого двовходового елемента АБО, вихід якого з'єднано з першим входом налагоджування на заданий режим другого регістра, з одним зі входів першого двовходового елемента АБО, вихід якого з'єднано з першим входом налагоджування на заданий режим першого регістра, з другим входом тривходового елементаАБО; виходи другого регістра з'єднано зі входами другого чотиривходового елемента АБО, вихід якого з'єднано з другим входом другого двох входового елементи АБО, з третім входом трьох входового елементи АБО, зі входом інвертора, вихід якого з'єднано з нульовим входом налагоджування на заданий режим першого регістра і другим входом першого двовходового елемента АБО, виходи шифратора з'єднано з однойменними входами паралельного завантаження першого і другого регістрів, а входи шифратора (І і) з'єднано з виходами (Fk) дешифратора, тобто Іi=Fk, наступним способом: I1=F2, I2=F3, I3=F8, I4=F6, I5=F4, I6=F9, I7=F12, I8=F15, I9=F2, I10=F5, I11=F11, I12=F14, I13=F10, I14=F13, I0=F15=0; входи дешифратора утворюють входи налагодження формувача на задану тривалість вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей - більш висока швидкодія, зумовлена незалежністю встановлення від кількості розрядів. На фіг. 1 приведена схема формувача. Формувач містить: два зсувних регістри 1, 2, кожен з яких має вхід подачі тактових імпульсів С, входи паралельного завантаження D0-D3, входи послідовного внесення DS0, DS3, вхід асинхронної установки в нульовий стан R, входи М0, М1 налагоджування на заданий режим (М0=М1=0 - режим зберігання, М1=0, М0=1 - зсув у бік старших розрядів, М1=1, М0=0 - зсув у бік молодших розрядів, М1=1, М0=1, - режим паралельного завантаження), виходи Q0 - Q3; перший і другий двовходові елементи інверсії складання за модулем два 3, 4; перший і другий чотиривходові елементи АБО 5, 6; перший і другий двовходові елементи АБО 7, 8; ланцюжок, що складається з послідовно з'єднаних резистора 9 і конденсатора 10; стартостопний пристрій, якій містить синхронний D-тригер 11 зі входом асинхронної установки у нульовий стан R, перший і другий двовходові елементи І 12, 13; тривходовий елемент АБО 14, інвертор 15, дешифратор 16, шифратор 17. Тактові входи С регістрів 1, 2 сполучені між собою, утворюючи вхід формувача С - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Входи паралельного завантаження D0-D3 регістра 1 з'єднано з відповідними входами D0-D3 паралельного завантаження регістра 2 і з відповідними виходами А 0-А3 шифратора 17. Входи шифратора (І0-І15) з'єднано з виходами F0-F15 дешифратора наступним способом : І 1=F2, I2=F3, I3=F8, I4=F6, I5=F4, I6=F9, I7=F12, I8=F15, I9=F2, I10=F5, I11=F11, I12=F14, I13=F10, I14=F13, I0=F15=0; входи дешифратора утворюють входи b0 - b3 налагодження формувача на задану тривалість вихідних імпульсів. Загальна точка послідовно сполучених резистора 9 і конденсатора 10 з'єднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І 12, 13; другий вхід елемента І 12 утворює вхід подачі імпульсів зупинки (Stop) формування вихідних імпульсів, вихід першого двовходового елемента І 12 сполучений зі входом R асинхронної установки D-тригера 11 у нульовий стан; другий вхід елемента І 13, який сполучений з виходом тривходового елемента АБО 14, один з входів якого поєднаний з виходом D-тригера 11; вихід елемента І 13 з'єднаний зі входами R асинхронної установки регістрів 1, 2 у нульовий стан. Тактовий вхід С тригера 11 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Виходи Q0 -Q3 регістра 1 з'єднано зі входами чотиривходового елемента АБО 5, вихід якого утворює вихід формувача F, з'єднано зі входом налагоджування на заданий режим М0 регістра 2, першим входом другого двовходового елемента АБО 8, вихід якого з'єднано зі входом налагоджування на заданий режим М1 другого регістра, з одним зі входів елемента АБО 7, вихід якого з'єднано з входом налагоджування на заданий режим М1 регістра 1, з другим входом тривходового елемента АБО 14. Виходи Q0-Q3 регістра 2 з'єднано зі входами чотиривходового елемента АБО 6, вихід якого з'єднано з другим входом двовходового елемента АБО 8, з третім входом тривходового елемента АБО 14, зі входом інвертора 15, вихід якого з'єднано зі входом налагоджування на заданий режим М0 регістра 1 і другим входом двовходового елемента АБО 7. Формувач призначений для формування послідовності імпульсів типу меандр з перенастроюваною тривалістю. Працює формувач в наступній послідовності. 2 UA 69509 U 5 10 15 20 25 30 35 40 45 50 55 Наявність ланцюжка, що складається із поєднаних послідовно резистора 9 і конденсатора 10, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на входах елементів 12 та 13, забезпечуючи формування рівня логічного нуля на їхніх виходах, приєднаних до входів R асинхронної установки в нульовий стан відповідно D-тригера 11 і регістрів 1, 2. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення D-тригер 11 і обидва регістри переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виході Q тригера 11 і на виходах Q0-Q3 регістрів, що веде до формування рівня логічного нуля на виходах елементів АБО 5, 6 і елемента АБО 14, вихід якого з'єднаний зі входом елемента І 13, що забезпечує підтвердження (блокування) рівня логічного нуля на його виході, і по закінченні перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень логічного нуля на входах R асинхронної установки регістрів 1 2 у нульовий стан. Оскільки режим асинхронної установки регістрів у нульовий стан має пріоритет відносно до всіх останніх режимів, доти, поки на вході елемента 13 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан регістрів залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 11 по його фронту тригер переходить в одиничний стан (Q=1), формуючи рівень логічної одиниці на виході елемента АБО 14, а отже на вході та виході елемента І 13, що забезпечує рівень логічної одиниці на входах R регістрів 1, 2, знімаючи блокування, у результаті чого нульове значення сигналу з виходу Р 2 елемента АБО 6, яке надходить на вхід інвертора 15, формуючи на його виході І входах М 0, М1 регістра 1 рівень логічної одиниці, переводить його у режим паралельного завантаження. Нульове значення сигналу з виходу R, елемента АБО 5 надходить на вхід М0 регістра 2 і на перший вхід елемента АБО 8, на другий вхід якого надходить нульове значення сигналу з виходу Р2 елемента АБО 6, що веде до переходу регістра 2 у режим зберігання. Під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С по його фронту відбувається паралельне завантаження регістра 1 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто регістр 1 переходить у стан, визначуваний значенням А = A3A2A1А0, яке в свою чергу залишить від значення В = b3b2b1b0. Нульовий стан регістра 2 буде залишатися незмінним. В результаті цього переходу сигнал на виході елемента АБО 5 дорівнює рівню логічної одиниці, що веде до формування одиничного сигналу на входах М 0, М1 регістра 2, одиничне значення сигналу на входах М0, М1 регістра 1 залишається незмінним, тобто, режим завантаження регістра 1 залишається незмінним, а регістр 2 переходить у цій режим. І тоді під час вступу другого тактового імпульсу відбувається паралельне завантаження регістра 2 значеннями сигналів, що подаються на відповідні входи D0-D3, регістр 2 переходить у стан А, а стан регістра 1 залишається незмінним, такожрівним А. У результаті цього переходу формується нульове значення на виході інвертора 15, а одиничне значення сигналів на входах М0, М1 регістра 2 і на вході М1 регістра 1 залишається незмінним, тобто регістр 1 переходіть у режим зсування у бік старших розрядів, а режим паралельного завантаження регістра 2 залишається незмінним. Під час вступу подальших тактових імпульсів, вміст регістра 1 зміняється в відповідності з алгоритмом функціонування генератора псевдовипадкової послідовності максимальної тривалості, а стан регістра 2 залишається рівним А, доти, поки вміст регістра 1 не стане рівним 0. В результаті цього переходу регістр 1 перейде в режим зберігання, а регістр 2 - в режим зсуву у бік старших розрядів. Під час вступу подальших тактових імпульсів, вміст регістра 1 буде залишатися незмінним (рівним 0), а стан регістра 2 буде змінятися в відповідності з алгоритмом функціонування генератора послідовності максимальної тривалості, доти, поки вміст регістра 2 не стане рівним 0, тобто формувач повернеться у вихідний стан. Надалі всі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході елемента АБО 5 генерується періодична послідовність імпульсів типу меандр, кратних періоду вхідних імпульсів, часові параметри яких (тривалість імпульсу, що дорівнює тривалості паузи) залежать від значення управляючого слова В. Зупинка процесу формування вихідної послідовності імпульсів здійснюється подачею імпульсу, відповідного рівню логічного нуля, на вхід зупинки (Stop), що формує активний рівень сигналу на вході R асинхронної установки D-тригера 5, що призводить до переходу його у нульовий стан (Q=0). Імпульс Stop, як правило, асинхронний відносно до імпульсів зовнішнього генератора і до стану регістрів 1, 2. 3 UA 69509 U 5 10 15 20 25 30 Якщо у момент вступу тактового імпульсу обоє регістри знаходитимуться у нульовому стані, то при переході D - тригера 5 у нульовий стан на входах елемента АБО 14 і його виході буде сформований рівень логічного 0, обумовлюючи рівень логічного нуля на вході та виході елемента І 13, що призведе до блокування нульового стану обох регістрів, а отже, до припинення процесу генерації. Якщо у момент вступу регістр 1 або регістр 2 (або обоє) знаходитиметься у стані, відмінному від нульового, яке характеризується рівнем логічної одиниці на виході відповідного елемента АБО 5 (АБО 6), з'єднаного зі входами елемента АБО 14, обумовлюючи рівень логічної одиниці на його виході, приєднаного до входу елемента І 13. Оскільки на другому вході цього елемента також рівень логічної одиниці, визначуваний напругою на конденсаторі 10, який зарядився при включенні джерела живлення, то на виході елемента І 13, а отже, і на входах R обох регістрів буде рівень логічної одиниці. Звідси витікає, що у момент вступу імпульсу припинення генерації не станеться, обумовлюючи тим самим запобігання спотворенню останнього імпульсу у вихідній послідовності. І тільки зі вступом подальших імпульсів, коли відбуватиметься перехід регістрів 1, 2 у нульовий стан, на виході елемента АБО 14 буде сформований рівень логічного 0, обумовлюючи рівень 0 на вході та виході елемента І 13, що приведе до блокування нульового стану регістрів 1, 2, тобто до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. На фіг. 2 приведений граф переходів формувача, що складається з двох кілець (верхнє кільце - граф переходів регістра 2, нижнє кільце - граф переходів регістра 1 із загальною вершиною, відповідною їх нульовому стану, а на фіг. 3 - епюри, що ілюструють роботу для варіанта налагодження В=6, визначаючого часові параметри вихідної періодичної послідовності імпульсів - tи = tп = 6Т. Пропонований пристрій, який, на відміну від відомого, містить два лічильники, виконані на зсувних регістрах за схемою генератора псевдовипадкової послідовності максимальної тривалості, що дозволило звести час переходу формувача з одного стану в другий до мінімально можливого значення, яке визначається часом передачі сигналу поміж сусідніми розрядами регістра без додаткових міжрозрядних елементів незалежно від кількості розрядів, що забезпечило підвищення швидкодії формувача до максимально можливого, яка визначається використовуваною елементною базою. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 35 40 45 50 55 60 Формувач імпульсів типу меандр з перенастроюваною тривалістю, що містить два лічильники, кожен з яких має вхід подачі імпульсів синхронізації, входи паралельного завантаження, вхід асинхронної установки у нульовий стан; ланцюжок, що складається з послідовно з'єднаних резистора і конденсатора; інвертор, стартостопний пристрій, який містить синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двоходові елементи І; тривходовий елемент АБО, при цьому загальна точка послідовно сполучених резистора і конденсатора з'єднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І сполучений зі входом асинхронної установки D-тригера в нульовий стан; другий вхід другого елемента І сполучений з виходом тривходового елемента АБО, один з входів якого поєднаний з виходом D-тригера; вихід другого елемента І з'єднаний з входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, утворюючи вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; входи паралельного завантаження першого лічильника з'єднано з відповідними входами паралельного завантаження другого лічильника, який відрізняється тим, що в нього введено перший і другий чотиривходові елементи АБО; перший і другий двоходові елементи АБО; дешифратор, шифратор, а замість типових двійкових лічильників в нього введено лічильники, кожен із яких виконано на зсувних регістрах, що мають по два входи послідовного внесення і по два входи налагоджування на заданий режим, за схемою генератора псевдовипадкової послідовності максимальної тривалості, тобто має елемент NOXOR, перші входи яких з'єднано з виходами нульового розряду лічильників, а другої входи з'єднано з виходами першого розряду, виходи кожного з елементів з'єднано зі входом послідовного внесення зі зсувом у бік молодших розрядів відповідного лічильника; при цьому виходи першого регістра з'єднано зі входами першого чотиривходового елемента АБО, вихід якого утворюючи вихід формувача, з'єднано з нульовим входом налагоджування на заданий режим другого регістра, першим входом другого двовходового елемента АБО, вихід якого з'єднано з першим входом налагоджування на заданий режим другого регістра, з одним зі входів першого двовходового 4 UA 69509 U 5 елемента АБО, вихід якого з'єднано з першим входом налагоджування на заданий режим першого регістра, з другим входом тривходового елементи АБО; виходи другого регістра з'єднано зі входами другого чотиривходового елемента АБО, вихід якого з'єднано з другим входом другого двовходового елемента АБО, з третім входом тривходового елемента АБО, зі входом інвертора, вихід якого з'єднано з нульовим входом налагоджування на заданий режим першого регістра і другим входом першого двовходового елемента АБО, виходи шифратора з'єднано з однойменними входами паралельного завантаження першого і другого регістрів, а входи шифратора Ii  з'єднано з виходами Fk  дешифратора, тобто Ii  Fk , наступним способом: I1  F2 , I2  F3 , I3  F8 , I4  F6 , I5  F4 , I6  F9 , I7  F12 , I8  F , I9  F2 , I10  F5 , I11  F , I12  F , 11 15 14 10 I13  F , I14  F , I0  F  0 ; входи дешифратора утворюють входи налагодження формувача на 15 10 13 задану тривалість вихідних імпульсів. 5 UA 69509 U Комп’ютерна верстка Д. Шеверун Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6