Формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами

Реферат: Формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами, містить: два реверсивні двійкові лічильники, які мають вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід дозволу режиму рахування, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І. Введено: третій, четвертий і п'ятий елементи АБО; другий інвертор; елемент АБО-НІ; другий синхронний D-тригер зі входом асинхронної установки у нульовий стан; перший і другий JKтригери зі входом асинхронної установки у нульовий стан, при цьому, входи другого елемента АБО з'єднано з виходами другого, третього, четвертого розрядів першого лічильника і виходом елемента АБО-НІ; вихід переповнення першого лічильника з'єднано зі входами першого, третього і четвертого елементів АБО; вихід переповнення другого лічильника з'єднано з другим входом першого і четвертого елементів АБО, входом другого інвертора, вихід якого з'єднано з другими входами першого елемента I і третього елементів АБО; вихід третього елемента АБО з'єднано зі входом дозволу режиму лічби другого лічильника; вихід четвертого елемента АБО з'єднано зі входами J і К першого JK-тригера, першим входом п'ятого елемента АБО і першим входом елемента АБО-НІ; другий вхід елемента АБО-НІ з'єднано з інверсним виходом першого JK-тригера; прямий вихід першого JK-тригера з'єднано з другим входом п'ятого елемента АБО і входом дозволу синхронного паралельного завантаження другого лічильника; прямий вихід другого JK-тригера з'єднано зі входом D другого D-тригера, вихід якого з'єднано зі входом першого елемента АБО; вихід п'ятого елемента АБО з'єднано зі входами J і К другого JKтригера; тактові входи другого D-тригера і JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан другого D-тригера і JK-тригерів з'єднано з виходом другого елемента I. UA 93732 U (54) ФОРМУВАЧ ОДИНОЧНОЇ ТРИІМПУЛЬСНОЇ КОДОВОЇ СЕРІЇ З ПРОГРАМОВАНИМИ ЧАСОВИМИ ПАРАМЕТРАМИ UA 93732 U UA 93732 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування одиночної триімпульсної кодової серії з програмованою тривалістю імпульсів в серії і паузи між ними. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід [Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972]. Патенти на корисну модель України №№ 55951, 61312, 72614. Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами [патент на корисну модель України № 53542 від 11.10.2010], який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; другий вхід першого елемента І створює вхід подачі імпульсів зупинки процесу генерації імпульсів; вихід першого двоходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід другого елемента АБО з'єднано зі входом дозволу синхронного паралельного завантаження першого лічильника; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід першого D-тригера створює вхід подачі імпульсів запуску. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача періодичної послідовності двохімпульсних кодових серій з програмованими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами, який містить: два реверсивні двійкові лічильники, які мають вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід дозволу режиму рахування, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід другого елемента АБО з'єднано зі входом дозволу синхронного паралельного завантаження першого лічильника; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, відповідно до корисної моделі введено: третій, четвертий і п'ятий елементи АБО; другий 1 UA 93732 U 5 10 15 20 25 30 35 40 45 50 55 60 інвертор; елемент АБО-НІ; другий синхронний D-тригер зі входом асинхронної установки у нульовий стан; перший і другий JK-тригери зі входом асинхронної установки у нульовий стан, при цьому входи другого елемента АБО з'єднано з виходами другого, третього, четвертого розрядів першого лічильника і виходом елемента АБО-НІ; вихід переповнення першого лічильника з'єднано зі входами першого, третього і четвертого елементів АБО; вихід переповнення другого лічильника з'єднано з другим входом першого і четвертого елементів АБО, входом другого інвертора, вихід якого з'єднано з другими входами першого елемента I і третього елементів АБО; вихід третього елемента АБО з'єднано зі входом дозволу режиму лічби другого лічильника; вихід четвертого елемента АБО з'єднано зі входами J і К першого JKтригера, першим входом п'ятого елемента АБО і першим входом елемента АБО-НІ; другий вхід елемента АБО-НІ з'єднано з інверсним виходом першого JK-тригера; прямий вихід першого JKтригера з'єднано з другим входом п'ятого елемента АБО і входом дозволу синхронного паралельного завантаження другого лічильника; прямий вихід другого JK-тригера з'єднано зі входом D другого D-тригера, вихід якого з'єднано зі входом першого елемента АБО; вихід п'ятого елемента АБО з'єднано зі входами J і К другого JK-тригера; тактові входи другого Dтригера і JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан другого D-тригера і JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: перший (1) і другий (2) реверсивні двійкові лічильники, кожен з яких має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; перший (15) і другий (16) JK-тригери зі входом асинхронної установки у нульовий стан; перший (3) і другий (11) інвертори; перший (10), другий (4), третій (12), четвертий (13) і п'ятий (18) елементи АБО; елемент АБО-НІ (14); ланцюжок з послідовно сполучених резистора (5) і конденсатора (6), підключеного до джерела живлення +Е; перший (7) і другий (17) синхронний D-тригер зі входом R асинхронної установки у нульовий стан; перший (8) і другий (9) елементи І. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом D-тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R асинхронної установки у нульовий стан D-тригера 17, JK-тригерів і лічильників. Один зі входів елемента 10 поєднаний з виходом D-тригера 7, другий - з прямим виходом другого D-тригера 17. Входи елемента 4 з'єднано з виходами другого (Q1) третього (Q2) і четвертого (Q3) розрядів лічильника 1 і виходом елемента 14. Вихід переповнювання лічильника 1 з'єднано зі входом інвертора 3, входами елементів 10, 12, 13. Вихід інвертора 3 з'єднано зі входом Р0 дозволу режиму лічби лічильника 1. Вихід переповнення лічильника 2 з'єднано зі входом елемента 13, входом інвертора 11. Вихід елемента 13 з'єднано зі входами J і К тригера 15 і входами елементів 14, 18. Другий вхід елемента 14 з'єднано з інверсним виходом JK-тригера 15. Прямий вихід тригера 15 з'єднано зі входом елемента 18 і входом дозволу синхронного паралельного завантаження лічильника 2. Вихід елемента 18 з'єднано зі входами J і К тригера 16. Вихід тригера 16 з'єднано зі входом D тригера 17. Вихід інвертора 11 з'єднано з другим входом елемента 8 і елемента АБО 12, вихід якого з'єднано зі входом Р0 дозволу режиму лічби лічильника 2. Входи паралельного завантаження D0-D3 лічильника 1 утворюють входи b0-b3 налагодження формувача на задану тривалість імпульсів. Входи паралельного завантаження D0-D3 лічильника 2 утворюють входи d0-d3 налагодження формувача на задану тривалість паузи між першим і другим імпульсами в серії. Тактової входи D-тригера 17, JK-тригерів і лічильників сполучені між собою, створюючи вхід С формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. Працює формувач в наступній послідовності. 2 UA 93732 U 5 10 15 20 25 30 35 40 45 50 55 60 Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан відповідно D-тригера, JK-тригерів і лічильників. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення, тригери і лічильники переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виходах переповнювання Р4 лічильників, що веде до формування рівня 0 на виході елемента 10, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригера 17, JK-тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню довсіх останніх режимів, то до тих пір поки на вході елемента 9 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан тригера 17, JKтригера і лічильників залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан (Q=1), формуючи рівень логічної одиниці на вході і виході елемента 10, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R JK-тригера і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з прямого виходу JK-тригера 15 надходить на вхід дозволу паралельного завантаження L лічильника 2, готуючи його до прийому інформації зі входів d0-d3, а нульове значення сигналу з виходу елемента 4 надходить на вхід дозволу синхронного паралельного завантаження L лічильника 1, готуючи його до прийому інформації зі входів b0-b3. Нульове значення сигналу з виходів елементів 13, 18 надходить на входи J і К JK-тригерів, готуючи їх до переходу в одиничний стан. Під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід JK-тригерів в одиничний стан і паралельне завантаження (по фронту) лічильників значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 1 переходить у стан В = b3b2b1b0, формуючи одиничне значення на виході переповнення і нульове значення на виході інвертора 3 (вході Р 0 лічильника 1), що веде до переходу D-тригера 7 у нульовий стан, лічильника 1 у режим лічби, а лічильник 2 переходить у стан D=d3d2d1d0, формуючи нульове значення на виході елемента 14 і одиничне значення на виходах елемента АБО 4, 12, 13, 18, тобто на входах L лічильників і на входах J і K JK-тригерів, що забезпечує режим зберігання лічильника 2 і JK-тригерів. І тоді під час вступу другого тактового імпульсу D-тригер 17 переходіть в одиничний стан, лічильник 1 переходить у стан В - 1, стан лічильника 2, рівний d3d2d1d0, і одиничний стан JK-тригерів залишаться незмінними. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст лічильника 1 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення і рівень логічної одиниці на виході інвертора 3 (на вході Р 0 лічильника 1), рівень логічного 0 на виході елемента АБО 12 (на вході Р 0 лічильника 2), у результаті чого лічильник 1 переходить у режим зберігання, а лічильник 2 - у режим лічби. Одиничний стан D-тригера 17 і JK-тригерів залишиться незмінними. І тоді під час вступу наступного тактового імпульсу лічильник 2 переходить у стан D-1, нульовий стан лічильника 1 і одиничний стан D-тригера 17 і JK-тригерів залишаться незмінними. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст лічильника 2 не стане рівним 0001, що забезпечує рівень логічного 0 на виході елемента 4 (на вході Р0 лічильника 1), у результаті чого лічильник 1 переходить у режим завантаження. З приходом чергового тактового імпульсу лічильник 2 переходить у нульовий стан, лічильник 1 знову переходить у стан В = b3b2b1b0, формуючі одиничне значення на його виході переповнення і на виходах елементів АБО 4, 12, 13, 18, тобто на входах J і К тригерів, і нульове значення на вході Р0 лічильника 1, що забезпечує режим лічби лічильника 1 і режим зберігання лічильника 2, D-тригера 17 і JK-тригерів. Під час вступу наступного і подальших тактових імпульсів зміст лічильника 1 буде зменшуватись, а нульовий стан лічильника 2 і одиничний стан JK-тригерів залишаться незмінними, до тих пір, поки зміст лічильника 1 не стане рівним 0, що веде до формування рівня логічного нуля на входах J і K JK-тригера 15 і тоді з приходом наступного тактового імпульсу JKтригер 15 переходить у нульовий стан. Одиничний стан D-тригера 17 і JK-тригера 16 і нульовий стан лічильників залишиться незмінним. Під час вступу наступного тактового імпульсу відбувається перехід JK-тригера 15 в одиничний стан, JK-тригера 16 у нульовий стан і паралельне завантаження лічильників 3 UA 93732 U 5 10 15 20 значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник 1 переходить у стан В = b3b2b1b0. Під час вступу наступного тактового імпульсу тригер 17 переходить у нульовий стан, лічильник 1 переходіть у стан В-1, стан лічильника 2, рівний d3d2d1d0, одиничний стан першого JK-тригера і нульовий стан другого JK-тригера залишаться незмінними. Надалі процеси повторюються, але тільки до тих пір, поки зміст лічильника 1 не стане рівним 0, що веде до формування рівня логічного нуля на виході елемента АБО 10, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану JK-тригерів і лічильників, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході переповнення лічильника 1 генерується одиночна серія імпульсів, що містять три імпульси рівної програмованої тривалості і програмованої тривалості паузи між ними. Тривалість імпульсів на виході переповнення лічильника 1 визначається значенням В: tі = ВТ. Тривалість паузи між першим і другим імпульсами визначається значенням D: tп = DT. Тривалість паузи між другим і третім імпульсами на виході переповнення лічильника 1 дорівнює 2Т, і тоді відповідно зі схемою формування імпульсів на виході формувача отримуємо tі1=tі2=tі3 = ВТ, tп1=DT, tп2=2T На фіг. 2 приведені епюри, що ілюструють роботу для варіанту налагодження В = 4, D=7 визначаючого параметри кодової серії, тобто тривалість імпульсів в серії tі1=tі2=tі3=4Т, тривалість паузи tп1=7Т, tп2=2Т. На відміну від відомого пристрою формування симетричної одиночної триімпульсної кодової серії з програмованими часовими параметрами розширює функціональної можливості формувача. 25 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 30 35 40 45 50 55 60 Формувач одиночної триімпульсної кодової серії з програмованими часовими параметрами, який містить: два реверсивні двійкові лічильники, які мають вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід дозволу режиму рахування, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід другого елемента АБО з'єднано зі входом дозволу синхронного паралельного завантаження першого лічильника; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; входи паралельного завантаження даних лічильників утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску, який відрізняється тим, що введено: третій, четвертий і п'ятий елементи АБО; другий інвертор; елемент АБО-НІ; другий синхронний D-тригер зі входом асинхронної установки у нульовий стан; перший і другий JKтригери зі входом асинхронної установки у нульовий стан, при цьому входи другого елемента АБО з'єднано з виходами другого, третього, четвертого розрядів першого лічильника і виходом елемента АБО-НІ; вихід переповнення першого лічильника з'єднано зі входами першого, третього і четвертого елементів АБО; вихід переповнення другого лічильника з'єднано з другим входом першого і четвертого елементів АБО, входом другого інвертора, вихід якого з'єднано з другими входами першого елемента I і третього елементів АБО; вихід третього елемента АБО з'єднано зі входом дозволу режиму лічби другого лічильника; вихід четвертого елемента АБО з'єднано зі входами J і К першого JK-тригера, першим входом п'ятого елемента АБО і першим входом елемента АБО-НІ; другий вхід елемента АБО-НІ з'єднано з інверсним виходом першого JK-тригера; прямий вихід першого JK-тригера з'єднано з другим входом п'ятого елемента АБО і 4 UA 93732 U 5 входом дозволу синхронного паралельного завантаження другого лічильника; прямий вихід другого JK-тригера з'єднано зі входом D другого D-тригера, вихід якого з'єднано зі входом першого елемента АБО; вихід п'ятого елемента АБО з'єднано зі входами J і К другого JKтригера; тактові входи другого D-тригера і JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан другого D-тригера і JK-тригерів з'єднано з виходом другого елемента I. 5 UA 93732 U Комп’ютерна верстка М. Мацело Державна служба інтелектуальної власності України, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6