Формувач одиночної двоімпульсної кодової серії з програмованими часовими параметрами

Реферат: Формувач одиночної двоімпульсної кодової серії з програмованими часовими параметрами, містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок. Введено перший, другий, третій і четвертий JKтригери зі входом асинхронної установки у нульовий стан, перший і третій з яких мають по одному інверсному входу K і по два входи J, один з яких прямий, другий інверсний, другий і четвертий тригери мають по одному інверсному входу J і по два входи K, один з яких прямий, другий - інверсний; третій, четвертий і п'ятий елементи І елемент І-НІ. UA 98696 U (54) ФОРМУВАЧ ОДИНОЧНОЇ ДВОІМПУЛЬСНОЇ КОДОВОЇ СЕРІЇ З ПРОГРАМОВАНИМИ ЧАСОВИМИ ПАРАМЕТРАМИ UA 98696 U UA 98696 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування одиночної двоімпульсної кодової серії з програмованими часовими параметрами. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач одиночної двоімпульсної кодової серії з програмованими часовими параметрами (патент на корисну модель України № 53542 від 11.10.2010), який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача одиночної двоімпульсної кодової серії з програмованими часовими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач одиночної двоімпульсної кодової серії з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача, відповідно до корисної моделі введено: перший, другий, третій і четвертий JK-тригери зі входом асинхронної установки у нульовий стан, перший і третій з яких мають по одному інверсному входу K і по два входи J, один з яких прямий, другий інверсний, другий і четвертий тригери мають по одному інверсному входу J і по два входи K, один з яких прямий, другий - інверсний; третій, четвертий і п'ятий елементи І елемент І-НІ, при цьому прямий вихід другого JK-тригера з'єднано зі входом дозволу режиму завантаження лічильника, другим входом першого елемента АБО, першими входами третього четвертого елементів І; вихід переповнювання лічильника з'єднано з інверсними входами J і K першого і 1 UA 98696 U 5 10 15 20 25 30 35 40 45 50 55 60 другого JK-тригерів і першим входом елемента І-HI, другий вхід якого з'єднано з другим входом першого і третього елементів І, інверсним виходом четвертого JK-тригера і прямим входом J третього JK-тригера; інверсний вихід третього JK-тригера з'єднано з прямим входом J четвертого JK-тригера; вихід інвертора з'єднано з другим входом четвертого елемента І; вихід третього елемента І з'єднано з інверсними входами J і K третього і четвертого JK-тригерів; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби лічильника; прямий вихід четвертого JKтригера з'єднано з першим входом другого елемента АБО, другий вхід якого з'єднано з виходом елемента І; інверсний вихід першого JK-тригера з'єднано з прямим входом K другого JKтригера; інверсний вихід другого JK-тригера з'єднано з прямим входом J першого JK-тригера; вихід другого елемента АБО утворює вихід формувача; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: реверсивний двійковий лічильник 1, який має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу синхронного паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; перший 2, другий 3, третій 15, четвертий 16 синхронні JK-тригери і синхронний D-тригер 7 зі входами R асинхронної установки у нульовий стан; інвертор (4); перший 10 і другий (14) елементи АБО; перший 8, другий 9, третій 12 і четвертий 13 елементи І; елемент І-НІ 11; ланцюжок з послідовно сполучених резистора 5 і конденсатора 6, підключеного до джерела живлення +Е. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R асинхронної установки у нульовий стан тригерів 2, 3, 15, 16 і лічильника. Один зі входів елемента 10 поєднаний з виходом тригера 7, другий - з виходом тригера 3, входом L лічильника, входами елементів 12, 13. Вихід переповнювання Р4 лічильника з'єднано зі входами J і K JK-тригерів 2, 3, входом елемента 11 і входом інвертора 4, вихід якого з'єднано зі входом елемента 13. Вихід елемента 13 з'єднано зі входом елемента 14, вихід якого утворює вихід формувача (F). Другий вхід елемента 14 з'єднано з прямим виходом тригера 16, інверсний вихід якого з'єднано зі входами елементів 8, 11, 12 і входом J тригера 15. Вихід елемента 11 з'єднано зі входом Р0 лічильника. Вихід елемента 12 з'єднано зі входами J і K JK-тригерів 15, 16. Інверсний вихід тригера 15 з'єднано зі входом J тригера 16. Входи паралельного завантаження D0-D3 лічильника утворюють входи d0-d3 налагодження формувача на задану тривалість паузи проміж імпульсами в серії. Тактові входи тригерів 2, 3, 15, 16 і лічильника сполучені між собою, створюючи вхід С формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Входи асинхронної установки у нульовий стан JK-тригерів і лічильника з'єднано з виходом елемента І 9. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску Start формування вихідних імпульсів. Перший, другий і відповідно третій, четвертий JK-тригери утворюють циклічні пристрої з послідовністю переходів 00-11-10-00 (0-3-2-0). Це забезпечується тим, що перший (третій) JKтригер має два входи J, об'єднаних по І, а другий (четвертий) JK-тригер має два входи K, об'єднаних по І, при цьому інверсний вихід першого (третього) JK-тригера з'єднано з прямим входом K другого (четвертого) JK-тригера, а інверсний вихід другого (четвертого) JK-тригера з'єднано з прямим входом J першого (третього) JK-тригера. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живильної напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильника. 2 UA 98696 U 5 10 15 20 25 30 35 40 45 50 Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення тригери і лічильник переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виході переповнювання Р4 лічильника, що веде до формування рівня 0 на виході елемента 4, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченні перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню до всіх останніх режимів, то до тих пір, поки на вході елемента 9 (а отже, і на його виході) зберігатиметься рівень логічного нуля, нульовий стан JK-тригерів і лічильника залишатиметься незмінним. Під час вступу імпульсу запуску Start на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан Q=1, формуючи рівень логічної одиниці на вході і виході елемента 4, а отже, на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з виходу JK-тригера 3, яке надходить на вхід L лічильника, готує його до переходу у стан d3d2d1d0. Нульове значення сигналу з виходу елемента 12, яке надходить на входи J і K JK-тригерів 15, 16 готує їх до переходу в одиничній стан. Нульове значення сигналу з виходу переповнення, яке надходить на входи J і K JK-тригерів 2, 3 готує їх до переходу в одиничній стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід JKтригерів в одиничний стан і паралельне завантаження лічильника значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник переходить у стан d3d2d1d0, що веде до формування одиничного значення на виході переповнення і на прямих виходах JK-тригерів і нульового значення на їх інверсних виходах. У результаті лічильник і JK-тригери 2, 3 переходять у режим зберігання. Під час вступу наступного тактового імпульсу стан лічильника і JK-тригерів 2, 3 залишиться незмінним, a JK-тригер 15 переходить у нульовий стан, при цьому режим зберігання лічильника залишиться незмінним. Під час вступу наступного тактового імпульсу стан лічильника і JKтригерів 2, 3, 15 залишиться незмінним, a JK-тригер 16 переходить у нульовий стан, що веде до переходу лічильника у режим лічби (віднімання), а JK-тригерів у режим зберігання. Під час вступу наступного і подальших тактових імпульсів зміст лічильника буде зменшуватися, а стан JK-тригерів залишатися незмінним до тих пір, поки зміст лічильника не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення, у результаті чого лічильник переходить у режим зберігання, а перший циклічний пристрій (тригери 2, 3) у режим переходу і тоді під час вступу чергового тактового імпульсу відбувається перехід JK-тригера 2 у нульовий стан, одиничний стан JK-тригера 3 залишиться незмінним. Під час вступу наступного тактового імпульсу відбувається перехід JK-тригера 3 у нульовий стан, нульовий стан JK-тригера 2 залишиться незмінним тобто формувач повертається в вихідний стан. Зі вступом наступного імпульсу запуску усі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході елемента 14 генерується одиночна серія, що містить два імпульси, тривалість яких дорівнює 2Т. Тривалість паузи між імпульсами в серії дорівнює DT. На фіг. 2 приведений граф переходів формувача, що складається з трьох кілець (верхнє кільце - граф переходів першого циклічного пристрою, виконаного на тригерах 2, 3) друге кільце - граф переходів лічильника, нижнє кільце - граф переходів другого циклічного пристрою, виконаного на тригерах 15, 16) із загальною вершиною, відповідною нульовому стану тригерів і лічильника, а на фіг. 3 - епюри, що ілюструють роботу для варіанту налагодження D=4, що забезпечує тривалість паузи між імпульсами в серії, рівною 4Т. Тривалість першого і другого імпульсів в серії дорівнює 2Т. На відміну від відомого пристрою формування одиночної двоімпульсної кодової серії з програмованою тривалістю паузи між імпульсами в серії розширює функціональні можливості формувача. 55 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 60 Формувач одиночної двоімпульсної кодової серії з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи 3 UA 98696 U 5 10 15 20 25 30 подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача, який відрізняється тим, що введено перший, другий, третій і четвертий JK-тригери зі входом асинхронної установки у нульовий стан, перший і третій з яких мають по одному інверсному входу K і по два входи J, один з яких прямий, другий інверсний, другий і четвертий тригери мають по одному інверсному входу J і по два входи K, один з яких прямий, другий - інверсний; третій, четвертий і п'ятий елементи І елемент І-НІ, при цьому прямий вихід другого JK-тригера з'єднано зі входом дозволу режиму завантаження лічильника, другим входом першого елемента АБО, першими входами третього четвертого елементів І; вихід переповнювання лічильника з'єднано з інверсними входами J і K першого і другого JK-тригерів і першим входом елемента І-НІ, другий вхід якого з'єднано з другим входом першого і третього елементів І, інверсним виходом четвертого JKтригера і прямим входом J третього JK-тригера; інверсний вихід третього JK-тригера з'єднано з прямим входом J четвертого JK-тригера; вихід інвертора з'єднано з другим входом четвертого елемента І; вихід третього елемента І з'єднано з інверсними входами J і K третього і четвертого JK-тригерів; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби лічильника; прямий вихід четвертого JK-тригера з'єднано з першим входом другого елемента АБО, другий вхід якого з'єднано з виходом елемента І; інверсний вихід першого JK-тригера з'єднано з прямим входом K другого JK-тригера; інверсний вихід другого JK-тригера з'єднано з прямим входом J першого JK-тригера; вихід другого елемента АБО утворює вихід формувача; тактові входи JKтригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JKтригерів з'єднано з виходом другого елемента І. 4 UA 98696 U 5 UA 98696 U Комп’ютерна верстка І. Скворцова Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6