Багатопроцесорна система

Багатопроцесорна система, що містить процесорні блоки і зовнішні пристрої, зв'язані між собою загальною шиною, кожний процесорний блок містить процесор, локальну пам'ять, які зв'язані між собою локальною шиною, до якої підключений перший інформаційний вхід-вихід першого комутатора, перший інформаційний вхід-вихід другого комутатора і перший інформаційний вхід-вихід регістра команд, другий інформаційний вхід-вихід першого комутатора зв'язаний з інформаційним входом-виходом комунікаційної пам'яті, вхід керування якої зв'язаний з першим виходом блока керування, другий вихід якого зв'язаний з входом керування першого комутатора, третій вихід - з входом керування регістра адреси, четвертий вихід - з входом керування регістра даних, п'ятий вхід-вихід - з входом-виходом керування регістра команд, шостий - з входом-виходом керування C2 2 74712 1 3 74712 4 зовнішніми пристроями за допомогою загальної модифікації адреси, другий вхід регістра наступношини. Кожний процесорний блок містить процесор, го адреси, третій вхід пам'яті адресів, третій вхід локальну пам'ять, комунікаційну пам'ять, перший і мультіплексора, тертій вхід регістра адреси, третій другий комутатори, регістр команд, регістри адревхід регістра даних, третій вхід-вихід регістра коси і даних, блок управління. Процесор, локальна манд, третій вхід-вихід другого комутатора та пам'ять, перший вхід-вихід першого комутатора, п'ятий вхід першого комутатора зв'язані з блоком перший вхід другого комутатора та перший вхідуправління. вихід регістра команд зв'язані між собою за допоНедоліком даної системи є те, що вона не могою локальної шини. Перший вхід-вихід дозволяє суміщення процесів передачі даних від комунікаційної пам'яті зв'язано з другим входомодного процесорного блоку водночас декільком виходом першого комутатора, а вхід управління процесорним блокам, тобто не можна реалізувати комунікаційної пам'яті з першим виходом блока трансляційний режим передачі даних. Система управління. Перший вихід регістра адреси і пердозволяє суміщення процесів обміну інформацією ший вхід-вихід регістра даних зв'язані відповідно з між процесорними блоками тільки у третім і четвертим входами першого комутатора. диференціальному режимі, коли обмін Другий вихід другого комутатора, другий вхід-вихід відбувається попарно між процесорами. Для регістра команд, другий вхід регістра адреси і друпередачі однакових даних від одного процесорногий вхід регістра даних зв'язано з загальною шиго блока декільком процесорним блокам необхідно ною. Третій вхід регістра команд, тертій вхід багатократне повторення процесів передачі даних. регістра адреси, третій вхід регістра даних та В основу винаходу поставлено задачу удоскотретій вхід другого комутатора зв'язані з блоком налення багатопроцесорної системи шляхом ввеуправління [2]. дення регістра трансляції, що дозволяє збільшити Недоліком даного пристрою є те, що він продуктивність системи за рахунок трансляційної потребує значних витрат часу на обмін даними між передачі даних, а саме за рахунок одночасної процесорними блоками. Це обумовлено по-перше передачі даних багатьом процесорними блоками, тим, що обмін даними водночас можливо виконучим скоротити кількість звернень до загальної шивати тільки між двома процесорними блоками, пони. друге, пересилання одного слова з одного процеВстановлена задача виконується тим, що в сорного блоку в інший потребує двох звернень до багатопроцесорній системі що містить процесорні загальної шини, по-третіх, обмін даними можливо блоки і зовнішні пристрої, зв'язані між собою завиконувати тільки між комунікаційними пам'ятями гальною шиною, кожний процесорний блок містить процесорних блоків і тільки після їх відключення процесор, локальну пам'ять, які зв'язані між собою від локальної шини. локальною шиною, до якої підключений перший Найбільш близьким до винаходу по технічній інформаційний вхід-вихід першого комутатора, сутності є багатопроцесорна система [3], яка перший інформаційний вхід-вихід другого комутамістить процесорні блоки і зовнішні пристрої, тора, і перший інформаційний вхід-вихід регістра зв'язані між собою за допомогою загальної шини. команд, другий інформаційний вхід-вихід першого Кожний процесорний блок містить процесор, локомутатора зв'язаний з інформаційним входомкальну пам'ять, комунікаційну пам'ять, перший і виходом комунікаційної пам'яті, вхід управління другий комутатори, регістр команд, регістри адреякої зв'язаний з першим виходом блока си і даних, регістр наступного адреси, блок управління, другий вихід якого зв'язаний з входом модифікації адреси, пам'ять адресів, мультиплекуправління першого комутатора, третій вихід - з сором та блок управління. Процесор, локальна входом управління регістра адреси, четвертий пам'ять, перший вхід-вихід першого комутатора, вихід - з входом управління регістра даних, п'ятий перший вхід-вихід другого комутатора та перший вхід-вихід - з входом-виходом управління регістра вхід-вихід регістра команд зв'язані між собою за команд, шостий - з входом-виходом управління допомогою локальної шини. Перший другого комутатора, сьомий вхід-вихід - з загальінформаційний вхід-вихід комунікаційної пам'яті ною шиною, до якої підключені другий зв'язаний з другим входом-виходом першого комуінформаційний вхід-вихід другого комутатора, друтатора, а вхід управління комунікаційної пам'яті з гий інформаційний вхід-вихід регістра команд, першим виходом блока управління. Перший вихід інформаційний вхід регістра адреси і регістра адреси зв'язаний з першим входом адреінформаційний вхід регістра даних, вихід якого си пам'яті адресів, а перший вхід-вихід регістра підключений до входу даних першого комутатора і даних зв'язаний з третім входом першого комутадо першого інформаційного входу мультіплексора, тора і з першим входом мультіплексора. Вихід вихід якого зв'язаний з входом даних пам'яті пам'яті адресів зв'язаний четвертим входом перадресів, вихід даних якої зв'язаний з входом адрешого комутатора і з першим входом блоку си першого комутатора і з інформаційним входом модифікації адреси. Вихід блоку модифікації адреблока модифікації адреси, вихід якого зв'язаний з си зв'язаний з першим входом регістра наступного інформаційним входом регістра наступного адреадреси. Вихід регістра наступного адреси си, вихід якого зв'язаний з другим інформаційним зв'язаний з другим входом мультіплексора. Вихід входом мультиплексора, вихід регістра адреси мультіплексора зв'язаний з другим входом пам'яті зв'язаний з входом адреси пам'яті адресів, вхід адресів. Другий вхід-вихід другого комутатора, управління якої підключений до восьмого виходу другій вхід-вихід регістра команд, другий вхід блоку управління, до дев'ятого, десятого і одинадрегістра адреси і другий вхід регістра даних цятого виходів якого підключені відповідно вхід зв'язані з загальною шиною. Другий вхід блока управління блока модифікації адреси, вхід 5 74712 6 управління регістра наступного адреси, вхід До загальної шини 2 підключені другий управління мультиплексора, новим є те, що в його інформаційний вхід-вихід другого комутатора 8, склад введено регістр трансляції, вихід якого другий інформаційний вхід-вихід регістра команд підключений до входу блока управління, дванад9, інформаційний вхід регістра 15 адреси, цятий вихід якого зв'язаний з входом управління інформаційний вхід регістра 16 даних, регістра трансляції, інформаційний вхід якого інформаційний вхід регістра 17 трансляції та перпідключений до загальної шини. ший вхід-вихід блока 18 управління, входи-виходи Підвищення продуктивності пристрою якого підключені до входу управління першого досягається за рахунок одночасної передачі даних комутатора 7, входу-виходу управління другого з одного процесорного блоку у комунікаційні комутатора 8, входу-виходу управління регістра 9 пам'яті декількох інших процесорних блоків. Для команд, входу управління комунікаційної пам'яті цього до складу кожного процесорного блоку вве10, входу управління пам'яті 11 адресів, входу дено регістр трансляції, який зберігає признаки управління блока 12 модифікації адреси, входу роботи з його комунікаційною пам'яттю під час управління регістра 13 наступного адреси, входу трансляційної (від одного процесорного блока до управління мультиплексора 14, входу управління декількох) передачі з боку інших процесорних регістра 15 адреси, входу управління регістра 16 блоків. Якщо встановлено відповідний признак у даних, входу управління регістра 17 трансляції, цьому регістрі, то при трансляційній передачі з інформаційний вихід якого підключено до входу іншого процесорного блока дані будуть записані у блока управління. комунікаційну пам'ять цього процесорного блока. Призначення блока 18 управління полягає у На фіг. 1 показана структурна схема пристрою формуванні сигналів, які необхідні для реалізації обробки даних для багатопроцесорної системи; на циклів звернення до загальної шини 2 через друфіг. 2 - приклад формату регістра команд; на фіг. 3 гий комутатор 8, сигналів управління для - приклад розподілення адресного простору внутрішніх вузлів процесорного блоку 1.і, а також загальної шини; фіг. 4 - конфігурація зв'язків просигналів для зміни з'єднань між функціональними цесорного блоку на етапі виконання програм і вузлами за допомогою першого комутатора 7. Реобміну результатами; на фіг. 5 - конфігурація жим роботи блоку 18 управління визначається зв'язків процесорного блоку на етапі обробки значеннями відповідних розрядів регістра 9 корезультатів виконання програми. манд та регістра 17 трансляції. Пристрій обробки даних (фіг. 1) для Можливий формат регістра 9 команд наведено багатопроцесорної системи містіть процесорні на фіг. 2, а призначення кожного з його розрядів блоки 1.1,...,1.n, загальну шину 2, до якої відповідно в табл. 1. підключені зовнішні пристрої 3.1,...,3.k. До складу Перший комутатор 7 призначений для викокожного процесорного блоку 1-і входить процесор нання зв'язків у відповідності із значенням у 4, локальна пам'ять 5, локальна шина 6, перший 7 розряді ОБМ регістра 9 команд між локальною і другий 8 комутатори, регістр команд 9, шиною 6 і комунікаційною пам'яттю 10, або між комунікаційна пам'ять 10, пам'ять 11 адресів, блок комунікаційною пам'яттю 10, виходом пам'яті 11 12 модифікації адреси, регістр 13 наступного ададресів і виходом регістра 16 даних. Перший кореси, мультиплексор 14, регістр 15 адреси, регістр мутатор може бути реалізовано на базі стандарт16 даних, регістр 17 трансляції, блок 18 них мікросхем мультиплексорів і двоспрямованих управління. шинних формувачів. В кожному процесорному блоці І.і (і=1,2,...,n) Пам'ять 11 адресів призначена для зберігання процесор 4 і локальна пам'ять 5 зв'язані за доповсіх адресів доступу до комунікаційної пам'яті 10 могою локальної шини 6, до якої також підключені процесорного блоку 1-і з боку інших процесорних перший інформаційний вхід-вихід першого комутаблоків 1.j (j=1,2,...,n; j i ). При цьому за допомотора 7, першій інформаційний вхід-вихід другого гою першого комутатора 7 її вихід даних може буту комутатора 8 і першій інформаційний вхід-вихід підключений до розрядів адресу інформаційного регістра 9 команд. входу-виходу комунікаційної пам'яті 10. Ємність Локальна шина 6 через другий інформаційний пам'яті 11 адресів повинна бути ні менш чим n kвхід-вихід першого комутатора 7 підключена до розрядних слів, де n - кількість процесорних блоків інформаційного входу-виходу комунікаційної у системі, а k - кількість розрядів адресу пам'яті 10, і через вхід адреси першого комутатора комунікаційної пам'яті 10. Пам'ять адресів 11, на7 підключена до виходу даних пам'яті 11 адресів. приклад, може бути побудована за допомогою Вихід даних пам'яті 11 адресів також підключений мікросхем статичної пам'яті достатньої ємності, в до інформаційного входу блока 12 модифікації якої входи і виходи даних виконані окремо. адреси, вихід якого підключений до Призначення блока 12 модифікації адреси інформаційного входу регістра 13 наступного адполягає в обчислені адресу слова, яке буде запиреси, вихід якого підключений до першого суватись в комунікаційну пам'ять 10 при наступноінформаційного входу мультиплексора 14, вихід му звернення до неї з боку відповідного процесорякого підключений до входу даних пам'яті 11 ного блоку 1.j. Блок 12 модифікації адреси, адресів, до входу адреси якої підключений вихід наприклад, може бути побудовано за допомогою регістра 15 адреси. Вихід регістра 16 даних суматора, який є стандартним елементом зв'язаний з другим інформаційним входом мультибільшості існуючих серій мікросхем. плексора 14 і з входом даних першого комутатора Призначення регістра 17 трансляції полягає у 7. зберіганні ознак роботи з комунікаційною пам'яттю цього процесорного блоку 1 .і з блоку інших про 7 74712 8 цесорних блоків багатопроцесорної системи при зовнішньому сигналу "Старт" в одиницю для кетрансляційній передачі даних. Цей регістр може руючого процесорного блока і в нуль відповідно бути побудовано за допомогою стандартних для підлеглих (всіх інших). регістрів з порозрядним записом інформації. Функціями керуючого процесорного блоку 1.1 є Кількість розрядів цього регістра повинна бути не на сам перед розподілення завдань між менш чим n, де n - кількість процесорних блоків у підлеглими процесорними блоками 1.2,...,1.n, засистеми. пуск цих процесорних блоків для виконання завМожливий варіант розподілення адресного дань, підготовка підлеглих блоків для обміну репростору загальної шини наведено на фіг. 3, де зультатами. Функціями підлеглих процесорними закреслені області адресів загальної шини блоками і з керуючим процесорним блоком 1.1. відображають незадіяні у цьому пристрою або Робота системи при розв'язанні заданої задачі блоці адреси. Старші адреси адресного простору складається з черги етапів паралельного виконанзагальної шини виділено для локальної пам'яті 5 ня програм з обміном результатами між процесорних блоків 1.1,..., 1.n, яка доступна тільки комунікаційними пам'ятями процесорних блоків з боку процесора 4 того процесорного блоку, в 1.1,...,1.n, та етапів процесорних блоків 1.2,...,1.n є якому ця пам'ять знаходиться і не доступна з боку виконання завдань і обмін результатами з іншими інших процесорних блоків. Наступну область підлеглими обробки результатів в процесорних виділено для доступу до комунікаційної пам'яті 10 блоках. кожного процесорного блоку з боку інших процеНа етапі виконання програми кожний процесорних блоків. В області комунікаційної пам'яті для сорний блок 1.і має конфігурацію фіг. 4, в який звернення до комунікаційної пам'яті 10 процесорпроцесор 4 має доступ до своєї локальної пам'яті ного блоку 1.і з боку процесорного блоку 1.j 5 і через другий комутатор 8 до загальної шини, і виділено 2n адресів, n адресів для вікон адресу далі через регістр 15 адреси, пам'ять 11 адресів, (ВА), n адресів для вікон даних (ВД), позначених регістр 16 даних і перший комутатор 7 інших прона фіг. 3 відповідно як BAij, ВДij, при цьому загальцесорних блоків до їх комутаційної пам'яті 10. Тана кількість задіяних адресів для усіх процесорних ким чином в процесі виконання програми в блоках 1.1,..., 1.n становить 2n2. Наступна область процесорі 4 одного процесорного блока 1.і форадресів трансляційної передачі поділена на адремуються результати, які записуються в си регістрів трансляції РТі і адреси даних комунікаційні пам'яті 10 інших процесорних блоків трансляції ДТі, через які безпосередньо 1.j. Зазначена на фіг. 4 конфігурація зв'язків, при виконується обмін даними в режимі трансляції. який комунікаційна пам'ять 10 відключена від Молодші адреси простору загальної шини 2 локальної шини 6 і підключена до виходу даних розподілено між регістрами 9 команд процесорних пам'яті 11 адресів і виходу регістра 16 даних, блоків, зовнішніми пристроями 3.1,... ,3.k і досягається за допомогою першого комутатора 7, незадіяними адресими. який переключається під управлінням блока 18 Особливість регістра 17 трансляцій процесоруправління після запису в розряд ОБМ регістра 9 ного блоку 1-і полягає в тому, що його команд одиниці. інформаційний вхід підключено до і-ого розряду На етапі обробки результатів процесорний даних загальної шини 2. Звернення по адресу PTj блок 1.і має конфігурацію фіг. 5, в який процесор 4 забезпечує запис даних з і-ого розряду даних має доступ до своєї локальної пам'яті 5 і через загальної шини 2 у j-розряд регістра 17 трансляції перший комутатор 7 до комунікаційної пам'яті 10. процесорного блока 1-і (див. фіг. 3). Завдяки таким Таким чином на етапі обробки результатів, данні зв'язкам регістрів 17 трансляцій запис слова по яки поступили в комунікаційну пам'ять 10 процеадресу PTj забезпечує водночас запис всіх ознак сорного блоку 1.і з інших процесорних блоків, статрансляційної передачі з блоку процесора j в усі ють доступними для процесора 4 цього процесорпроцесорні блоки 1.1,...,1.n. ного блоку і пересилаються в його локальну Пристрій працює наступним чином. Після попам'ять 5 для подальшої обробки. Зазначена на чатку роботи багатопроцесорної системи (по фіг. 5 конфігурація зв'язків, при який комунікаційна зовнішньому сигналу "Старт") процесори 4 почипам'ять 10 підключена до локальної шини 6 і нають виконувати програми, які записані в відключена від виходу даних пам'яті 11 адресів і локальні пам'яті 5 відповідних процесорних блоків виходу регістра 16 даних, досягається за допомо1.1,...,1.n. Результатом роботи цих програм є гою першого комутатора 7, який переключається ініціалізація кожного процесорного блока 1.1,...,1.n. під управлінням блока управління 18 після запису Кожний процесорний блок 1.1,...,1.n виконує свою в розряд ОБМ регістра 9 команд нуля. програму обробки інформації. Зовнішні пристрої Після завершення етапу обробки результатів у 3.1,...,3.k системи забезпечують введення та випроцесорному блоці 1.і процесор 4 встановлює в ведення інформації. Доступ до них з боку процесвоєму регістрі 9 команд розряд ОБМ в одиницю, в сорних блоків 1.1,...,1.n здійснюється через зарезультаті чого комунікаційна пам'ять 10 гальну шину 2. Через зовнішні пристрої 3.1,...,3.k відключається від локальної шини 6 процесорного вводяться дані, необхідні для реалізації обчислюблоку і стає доступною для обміну з блоку вального процесу, а також виводяться результати загальної шини 2, тобто інших процесорних блоків обчислень. Один з процесорних блоків, наприклад 1.1,..., 1.n. 1.1, виконує функції керуючого процесорного блоРозглянемо роботу процесорного блоку 1.i на ка, а інші - підлеглих процесорних блоків 1.2,...,1.n. етапі обміну між його комунікаційною пам'яттю 10 і Це досягається, наприклад, встановленням знапроцесорним блоком 1.j. На початку обміну процечення розряду ФУНК в регістрі 9 команд по сорний блок 1.j записує в процесорний блок 1.i 9 74712 10 адрес комунікаційної пам'яті з якого почнеться адреси масивів в комунікаційній пам'яті 10 будуть масив результатів. Для цього процесорний блок 1.j записані в пам'яті 11 адресів відповідних процевиконує цикл записі по адресу вікна адреси BAij сорних блоків по адресу і. (див. фіг. 3) в якому передає адрес початку масиНаступним кроком виконується настройка ву. Після початку цієї операції адрес масиву регістрів трансляції. Для цього процесорний блок записується в регістр 16 даних процесорного бло1.і записує по адресу РТі слово, в якому в розряди ку 1.i, а частина розрядів адреси з загальної шині k, m і s записано одиниці, а в інші нулі. Це привозаписується в регістр 15 адресу цього ж процесордить до того, що значення в і-тих розрядах ного блоку. По завершенні циклу записі адрес марегістрів 17 трансляції процесорних блоків 1.k, сиву з виходу регістра 16 даних через другий 1.m, 1.s дорівнює одиниці, а в інших процесорних інформаційний вхід мультиплексора 14, дали чеблоках - нулю. рез його вихід подається на вхід даних пам'яті 11 Трансляційна передача даних із процесорного адресів і записується в ній по адресу з виходу блоку 1.і виконується в циклі записі слова по адререгістра 15 адресу. Комутацію розрядів на су ДТі (див. фіг. 3). На початку циклу записі слово інформаційному вході регістра 15 адреси виконано даних з загальної шини 2 записується в регістр 16 таким чином, що при звернені по адресу BAij або даних, а адрес (і) з загальної шини 2 в регістр 15 ВДц адрес на його виході буде дорівнювати j, тобадреси. При цьому якщо і-тий розряд регістра 17 то співпадає з номеру того процесорного блоку, трансляції процесорного блоку містить одиницю (в який виконує запис. Такі умови можливо виконати, нашому приклади тільки в процесорних блоках 1.k, наприклад, якщо для завдання номера процесор1.m і 1.s), то блок 18 керування виробляє сигнали ного блока на загальній шині використовувати під впливом яких слово з виходу регістра 16 даних декілька розрядів. записується в комунікаційну пам'ять по адресу з Безпосередньо пересилання результатів в виходу пам'яті 11 адресів. Після завершення циклу процесорний блок 1.i виконується в циклі запису запису в цих процесорних блоках новий адрес з даних із процесорного блоку 1.j по адресу вікна виходу регістра 13 наступного адресу через мульданих ВДц (див. фіг. 3). На початку циклу записі типлексор 14 записується в пам'ять 11 адресів. адрес j пам'яті 11 адресів фіксується в регістрі 15 Синхронізація процесорних блоків 1.1,...,1.n адресу, а данні, що записуються, фіксуються в під час розв'язання заданої задачі виконується за регістрі 16 даних. Далі із пам'яті 11 адресів допомогою інформації в регістрі 9 команд. Після зчитується заданий раніш адрес початку масиву ініціалізації всіх процесорних блоків по сигналу результатів, який через вхід адресу першого кому"Старт", їх комунікаційні пам'яті 10 підключені до татора 7 подається на інформаційний вхід-вихід загальної шини 2 (див. фіг. 4), при цьому в розряд комунікаційної пам'яті 10, а данні для запису через ОБМ регістра 9 команд записано одиницю, що вхід даних цього ж комутатора з виходу регістра сигналізує керуючому процесорному блоку 1.1 о 16 даних. При цьому на вхід управління можливості обмину даними з підлеглими процекомунікаційної пам'яті 10 подається сигнал запису. сорними блоками 1.2,...,1.n. В результаті цього Адрес з виходу даних пам'яті 11 адресів також керуючий процесорний блок 1.1 загружає в подається на інформаційний вхід блоку 12 комунікаційні пам'яті 11 підлеглих процесорних модифікації адресу, який обчислює адрес наступблоків 1.2,...,1.n дані, яки необхідні їм для початку ного слова масиву в комунікаційній пам'яті і видає роботи. Такими даними, наприклад, можуть бути його на інформаційний вхід регістра 13 наступного номера програм, що будуть розв'язувати підлеглі адреси. Після завершення циклу запису на процесорні блоки, а також адреси і розмірності загальній шині 2 новий адрес з виходу регістра 13 масивів результатів, яки будуть пересилатися між наступного адресу через перший інформаційний процесорними блоками. вхід мультиплексора 14 записується в пам'ять 11 Для вилучення можливості відключення адресів по адресу на виході регістра 15 адреси. комунікаційної пам'яті процесорного блоку 1.і від Таким чином після запису слова даних в загальної шини 2 до завершення пересилання комунікаційну пам'ять 10 процесорного блока 1.і із всього масиву результатів із процесорного блоку процесорного блока 1.j, відповідний йому адрес 1.j, може використовуватися біт ознаки тривалості комунікаційній пам'яті змінюється і адресує напроцесу обміну OT.j, який розташовано в регістрі 9 ступне слова. команд процесорного блоку 1.і. На початку обміну Для підвищення продуктивності процесорного процесорний блок 1.j записує в цей розряд одиниблока під час пересилання однакових даних бацю, а після завершення обміну - нуль. Таким чигатьом процесорним блокам в системі ном перед переключенням комунікаційної пам'яті використовується режим трансляційної передачі. 10 від загальної шини 2 до локальної шини 6 проРозглянемо роботу системи під час передач масицесорного блока 1.і, його процесор 4 повинен ву результатів з процесорного блоку 1.і до процеперевірити тотожність нулеві всіх розрядів OT.k сорних блоків 1.k, 1.m, 1.s (де k, m, s - довільні свого регістра 9 команд. індекси). Після передачі всіх початкових даних в На початку обміну процесорний блок 1.і підлеглі процесорні блоки 1.2,...,1.n, керуючий записує в процесорні блоки 1.k, 1.m, 1.s адреси процесорний блок 1.1 послідовно запускає їх за комунікаційної пам'яті з яких почнуться масиви допомогою запису одиниці в розряд ПУСК їх результатів. Для цого процесорний блок 1.і регістра 9 команд. Після запуску підлеглий процевиконує 3 цикли запису по адресих вікон адреси сорний блок підключає комунікаційну пам'ять 10 до BAki, BAmi, BAni відповідно для процесорних локальної шини 6 та переписує всі данні в свою блоків 1.k, 1.m, 1.s. У результаті цієї процедури локальну пам'ять 5, при цьому розряд ОБМ в 11 74712 12 регістрі 9 команд дорівнює нулю, що вказую іншим другий доданок t2 - запис слова настойки в регістр процесорним блокам на неможливість роботи з трансляцій (одне звернення для всіх процесорних комунікаційною пам'яттю 10 цього процесорного блоків); блоку. Після пересилання даних комунікаційна третій доданок t2*N - час пересилання масиву з N пам'ять знову підключається до загальної шини 2 і слів відразу в комунікаційні пам'яті М процесорних стає доступною для обміну з іншими процесорниблоків. ми блоками (ОБМ=1). Час передавання масиву даних із одного проПісля виконання всіх програм і пересилання цесора водночас декільком процесорам в всіх результатів в інші процесорні блоки, підлеглий багатопроцесорній системі, яка не підтримує процесорний блок записує одиницю в розряд ГОТ трансляційну передачу даних, складає відповідно свого регістра 9 команд. Керуючий процесорний блок 1.1 очікує готовності всіх процесорних блоків T2=t2*M+M*(t2*N). (2) 1.1,...,1.n, для чого методом опитування аналізує значення розряду ГОТ в регістрі 9 команд У формулі (2) другий доданок визначає час Мпідлеглих процесорних блоків. Зменшити час викратного пересилання масиву з N слів в значення готовності всіх підлеглих процесорів комунікаційні пам'яті М різних процесорних блоків. можливо за допомогою сигналу переривання, який Порівняння виразів (1) та (2) дає можливість буде формуватися у керуючому процесорному зробити висновок, що запропонована багатопроблоці 1.1 після запису одиниць в розряди ГОТ всіх цесорна система дозволяє скоротити час передапідлеглих процесорних блоків 1.2,..., 1.n. вання одного масиву даних декільком процесорРозглянемо передавання масиву даних ним блокам приблизно в М разів, де М - кількість розміром N слів у М процесорних блоків при процесорних блоків, до яких ці масиви передаютьтрансляційному способі передачі. Час який ся. потрібен для виконання цієї задачі в Таким чином, введення в багатопроцесорну багатопроцесорній системі складає систему регістра трансляції, дозволяє скоротити кількість звернень до загальної шини системи при Т1=t2*M+t2+t2*N, (1) обміні даними за рахунок одночасного пересилання однакових даних декільком процесорним блоде t2 - час запису слова через загальну шину. кам, що збільшує продуктивність богатопроцесорПерший доданок t2*M у формулі (1) - час запиних систем. су адресів масивів у комунікаційній пам'яті в М Джерела інформації: процесорних блоків (одне звернення до загальної 1. А. с. СРСР №1571606, кл. G 06 F 15/16, 1988; шини 2 для кожного процесорного блока); 2. А. с. СРСР № 1683039, кл. G 06 F 15/76, 15/16; 3. дек. пат. України №38850, МКВ G 06 F 15/76, 15/16. опубл. 15.05.2001. Бюл. №4. Таблиця 1 ПУСК ГОТ ФУНК Доступ з боку локальної шини 6 Читання / запис Запис Запис Доступ з боку загальної шини 2 Читання / запис Читання ОБМ Запис Читання ОТ.1,...,OT.N Читання Читання / запис Найменування Позначення Біт запуску процесорного блока Біт готовності процесорного блока Біт вибору функції процесорного блока Біт можливості обміну з комунікаційною пам'яттю 10 процесорного блока Біти ознаки тривалості процесу обміну з комунікаційною пам'яттю з боку відповідного процесорного блока 13 74712 14 15 74712 16 17 Комп’ютерна верстка М. Клюкін 74712 Підписне 18 Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601