Послідовний декодер вітербі (варіанти) і спосіб послідовного декодування по вітербі

1. Послідовний декодер Вітербі, який має: приймач, призначений приймати кодований із згорткою потік символів; схему підсумовування-порівняння-вибору, призначену генерувати множину бітів рішення із кодованого із згорткою потоку символів протягом кожного з множини циклів обробки, модуль, який включає: пам'ять, призначену зберігати зазначену множину бітів рішення для кожного із зазначеної множини циклів обробки, причому схема підсумовуванняпорівняння-вибору генерує протягом кожного нового циклу обробки біт рішення, що представляє показник оптимального стану, починаючи з поточного початкового показника оптимального стану, з подальшим виконанням наступної операції зворотної послідовності для множини бітів рішення, збережених у пам'яті зворотної послідовності, для кожного з множини циклів обробки, і кеш-пам'ять, що з'єднана з пам'яттю і використовується для зберігання послідовності бітів рішення, доступних протягом попереднього циклу зворотної послідовності, і для виводу біта рішення, який був би згенерований у іншому випадку, причому кеш-пам'ять крім того використовується для зберігання показника оптимального стану з попереднього циклу обробки, для зберігання послідовності бітів рішення, доступних протягом попереднього циклу обробки, і прийому показника 2 (19) 1 3 75863 4 регістр із зсувом вліво для прийому показника оппорівняння-вибору генерує протягом кожного нотимального стану поточного циклу обробки, і вого циклу обробки біт рішення, що представляє (L+1)-бітову оперативну пам'ять з довільним доспоказник оптимального стану, починаючи з поточтупом для зберігання послідовності бітів рішення, ного початкового показника оптимального стану, з доступних протягом попередньої операції зворотподальшим виконанням наступної операції звороної послідовності, де L - довжина зворотної послітної послідовності для множини бітів рішення, збедовності. режених у засобі пам'яті зворотної послідовності, 6. Послідовний декодер Вітербі за п.5, який відрідля кожного з множини циклів обробки, і зняється тим, що регістр із зсувом вліво сконфігукеш-пам'ять, що з'єднана з пам'яттю і використорований під регістр-засувку показника оптимальвується для зберігання послідовності бітів рішенного стану для попереднього циклу обробки. ня, доступних протягом попереднього циклу зво7. Послідовний декодер Вітербі, який має: ротної послідовності, і для виводу біта рішення, приймач, призначений приймати кодований із згоякий у іншому випадку був би згенерований, рткою потік символів; причому кеш-пам'ять має: схему підсумовування-порівняння-вибору, признарегістр із зсувом вліво для зсуву показника оптичену генерувати множину бітів рішення із кодовамального стану поточного циклу обробки, ного зі згорткою потоку символів протягом кожного множину послідовних регістрів для збереження з множини циклів обробки, раніше зсунутих версій показника оптимального модуль, який включає: стану, пам'ять, призначену зберігати зазначену множину компаратор для порівняння вихідних даних регістбітів рішення для кожного із зазначеної множини ру із зсувом вліво з вихідними даними одного з циклів обробки, причому схема підсумовуванняостанніх з множини послідовних регістрів і, якщо порівняння-вибору генерує протягом кожного номає місце збіг, виведення сигналу про збіг, вого циклу обробки біт рішення, що представляє (L+1)-бітову оперативну пам'ять з довільним доспоказник оптимального стану починаючи з поточтупом для зберігання послідовності бітів рішення, ного початкового показника оптимального стану з доступних протягом попередньої операції зворотподальшим виконанням наступної операції звороної послідовності, де L - довжина зворотної послітної послідовності для множини бітів рішення, збедовності, і режених у пам'яті зворотної послідовності, для вихідну схему, з'єднану з (L+1)-бітовою оперативкожного з множини циклів обробки, і ною пам'яттю з довільним доступом і з компаратокеш-пам'ять, що з'єднана з пам'яттю і використором для прийому від компаратора сигналу про збіг вується для зберігання послідовності бітів рішені для керування (L+1)-бітовою оперативною паня, доступних протягом попереднього циклу звом'яттю з довільним доступом для виведення саморотної послідовності, і для виводу біта рішення, го раннього біта рішення, збереженого у ній. який був би згенерований у іншому випадку, при9. Спосіб виконання послідовного декодування чому кеш-пам'ять має: Вітербі, який включає операції: регістр-засувку для зберігання показника оптимаприйому потоку кодованих зі згорткою символів, льного стану з попереднього циклу обробки, генерування множини бітів рішення з потоку кодорегістр із зсувом вліво для прийому показника опваних із згорткою потоку символів протягом кожнотимального стану поточного циклу обробки і для го з множини циклів обробки, зсуву бітів рішення, збереження зазначеної множини бітів рішення у компаратор для порівняння показника оптимальпам'яті для кожного з зазначеної множини циклів ного стану попереднього циклу обробки із зсунуобробки, тою версією показника оптимального стану поточвизначення протягом кожного нового циклу обробного циклу обробки і, якщо має місце збіг, ки біта рішення, що представляє показник оптимавиведення сигналу про збіг, і льного стану, починаючи з поточного початкового регістр із зсувом на L бітів для зберігання послідопоказника оптимального стану, з подальшим виковності бітів рішення, доступних протягом попереднанням наступної операції зворотної послідовності ньої операції зворотної послідовності, де L - довдля множини бітів рішення, збережених у пам'яті жина зворотної послідовності, для кожного з множини циклів обробки, і вихідну схему, з'єднану з регістром із зсувом на L збереження послідовності бітів рішення, доступних бітів і компаратором, для прийому сигналу про збіг протягом попередньої операції зворотної послідовід компаратора і керування регістром із зсувом на вності в кеш-пам'яті, і виведення біта рішення, L бітів для виводу самого раннього біта рішення, який у іншому випадку був би згенерований настузбереженого у ній. пною операцією зворотної послідовності, якщо 8. Послідовний декодер Вітербі, який має: зсунута версія показника оптимального стану для приймач, призначений приймати кодований із згонового циклу обробки збігається з показником опрткою потік символів; тимального стану останнього циклу обробки. 10. Спосіб за п.9, який відрізняється тим, що схему підсумовування-порівняння-вибору, призначену генерувати множину бітів рішення із кодоваоперація збереження послідовності бітів рішення, ного із згорткою потоку символів протягом кожного доступних протягом попередньої операції зворотз множини циклів обробки, ної послідовності у кеш-пам'яті, і виведення біта модуль, який включає: рішення, що представляє показник оптимального пам'ять, призначену зберігати зазначену множину стану, якщо поточний показник оптимального стабітів рішення для кожного із зазначеної множини ну для нового циклу обробки вказує на початковий циклів обробки, причому схема підсумовування 5 75863 6 показник останнього циклу обробки, включає опедоступних протягом попередньої операції зворотрації: ної послідовності в кеш-пам'яті, і виведення біта зберігання показника оптимального стану з поперішення, що представляє показник оптимального реднього циклу обробки, стану, якщо поточний показник оптимального стазберігання послідовності бітів рішення, доступних ну для нового циклу обробки вказує на початковий протягом попередньої операції зворотної послідопоказник контрольованого останнього циклу обровності, бки, керує виконанням зчитувань від а до b протязсуву показника оптимального стану для поточногом кожного циклу обробки, причому після а зчитуго циклу обробки, і вань засіб кеш-пам'яті виконує перевірку при порівняння показника оптимального стану поперекожному подальшому зчитуванні, доки не будуть днього циклу обробки із зсунутим показником опвиконані b зчитувань або не буде досягнутий збіг. 12. Спосіб за п.11, який відрізняється тим, що тимального стану поточного циклу обробки і, якщо має місце збіг, виведення самого раннього біта а=b=m. 13. Спосіб за п.11, який відрізняється тим, що рішення, збереженого протягом попередньої операції зворотної послідовності. а=b=1. 11. Спосіб за п.10, який відрізняється тим, що операція збереження послідовності бітів рішення, Винахід взагалі стосується послідовних декодерів Вітербі, зокрема послідовних декодерів Вітербі, призначених для використання у безпровідних системах зв'язку з паралельним доступом і кодовим ущільненням каналів (ПДКУ). Фіг.1 містить блок-схему системи 10 ПДКУ з змінною швидкістю передачі, описану у внутрішньому стандарті TIA/EIA/S-95-A Асоціації телекомунікацій (ТІА) (Стандарт сумісності мобільних і базових станцій для стільникових систем широкого спектру подвійного режиму). Ця передавальна система може бути реалізована, наприклад, у базовій станції стільникової системи передачі для передачі сигналів до мобільних телефонів у комірці, що оточує базову станцію. Вхідною лінією 11 позначено сигнал мови або даних, який може бути цифровим або аналоговим. Ця вхідна лінія може бути аналоговим або цифровим каналом зв'язку комунальної комутаторної телефонної мережі (ККТМ) або іншого джерела мовного сигналу. Якщо вхідний мовний сигнал є аналоговим, сигнал квантується і цифрується у АЦП (не показаному). Джерело 12 даних змінної швидкості приймає цифровані порції мовного сигналу і кодує цей сигнал, щоб одержати пакети, тобто кадри кодованої мови однакової довжини. Джерело 12 даних може, наприклад, перетворювати цифровані порції вхідної мови у цифрові параметри, які репрезентують вхідний голосовий сигнал, використовуючи для цього процедуру лінійного кодування з прогнозуванням (ЛКП). У одному з втілень джерелом даних змінної швидкості є вокодер змінної швидкості, [описаний у патенті США 5 414 796]. Таке джерело створює пакети даних змінної швидкості з одною з чотирьох швидкостей у кадрі - 9600біт/с, 4800біт/с, 2400біт/с і 1200біт/с, які називають повною швидкістю, половинною швидкістю, швидкістю 1/2 і швидкістю 1/8. Пакети, кодовані з повною швидкістю містять 172 інформаційних біт, кодовані з половинною швидкістю - 80 інформаційних біт, кодовані з швидкістю 1/4-40 інформаційних біт і кодовані з швидкістю 1/8-16 інформаційних біт. Незалежно від розміру пакети мають тривалість 20мс. У інших системах можуть використовуватись інші швидкості даних і інші розміри пакетів. У цьому тексті терміни пакет і кадр є синонімами. Пакети кодуються і передаються з різними швидкостями для компресування даних залежно почасти від складності або кількості інформації, репрезентованої кадром. Наприклад, якщо вхідний голосовий сигнал не має варіацій або варіації малі, можливо, тому, що промовлювач не розмовляє, інформаційні біти відповідного пакету компресуються і кодуються з швидкістю 1/9. Таке компресування призводить до втрати розрізнення у відповідній частині голосового сигналу, але, оскільки ця частина несе малу кількість або зовсім не несе інформації, це зниження розрізнення звичайне ε непомітним. Якщо ж вхідний голосовий сигнал, що відповідає пакету, несе багато інформації, можливо, внаслідок активної розмови, пакет кодується з повною швидкістю і інформаційні біти пакету не зазнають компресії. Такі компресія і кодування використовуються для обмеження середньої кількості сигналів, що передаються одночасно, і завдяки цьому смуга частот передавальної системи використовується більш ефективно, що дозволяє одночасно обробляти більшу кількість телефонних сеансів зв'язку. Пакети змінної швидкості, які створює джерело 12 даних, надходять до пакетувальника 13, який селективно додає біти КЦН (код циклічної надмірності) і хвостові біти, і від нього - до кодера 14, який кодує біти цих пакетів для виявлення і корекції помилок. У одному з втілень кодер 14 є згортаючим послідовним кодером Вітербі. Кодовані з згорткою символи надсилаються до модулятора 16, який генерує модульований сигнал. Такий модулятор [описано у патентах 5 103 459 і 4 901 307]. Модульований сигнал надходить до ЦАП 22 для перетворення у аналоговий сигнал і потім до передавача 24, який підсилює сигнал і підвищує його частоту для передачі антеною 26. Фіг.2 ілюструє відповідні компоненти мобільного телефону 28 або іншої мобільної станції, що приймає переданий сигнал. Антена 30 приймає цей сигнал, після чого він підсилюється і його частота знижується, якщо необхідно, у приймачі 31. Далі сигнал де-модулюється демодулятором 32 у потік символів, які залишаються кодованими з згорткою. Після цього сигнал надходить до послідов 7 75863 8 ного декодера 34 який декодує цей потік символів і рішення зчитаний з циклу 2 і результуючий біт рітакож розділяє прийнятий сигнал на пакети і вишення будуть 1. значає відповідну кадрову швидкість для кожного з Декодер 34 (Фіг.2) формує декодований пакет пакетів. Цю швидкість можна визначити, наприразом з сигналом, що ідентифікує кадрову швидклад, через тривалість окремих біт кадру. Опис кість у цьому пакеті, які надсилаються до вузла 43 типового послідовного декодера Вітербі можна перевірки якості кадру, який намагається підтверзнайти [у заявці 08/126 477 на патент США від дити відсутність помилок передачі або помилок 24/09/1993], включеній сюди посиланням. визначення кадрової швидкості. У типовому втіДля декодування потоку символів у декодері ленні вузол 43 перевіряє КЦН, частоту появи хиб34 передбачено використання відгалуженого блоних символів і метрику Ямамото. Для перевірки ку 36 метрики помилок, який приймає символи від частоти появи хибних символів вузол 43 перевірки модулятора, і блок 38 до-дання-порівняннярекодує символи декодованого пакету і порівнює обрання (ДПО), який генерує біти рішення, грунтурекодовані символи з символами, уведеними у ючись на символах. Для підвищення ефективності вузол 43 для виявлення розбіжностей. Для перевідекодер крокує назад від того, що він вважає метрки метрики Ямамото вузол 43 перевірки надсилає рикою найкращого режиму, використовуючи для прийняті кадри до матричного декодера і визначає цього блок 40 зворотних кроків, який обробляє біти прийнятність одержаної метрики. Прийнятні кадри рішення, прийняті від ДПО 38. У кожному циклі спрямовуються до декодера 44 мови для перетвообробки блок зворотних кроків зберігає у пам'яті рення назад у цифрові голосові сигнали. Ці сигна41 зворотних кроків 2К-1 біт рішення, де К - довжили перетворюються у аналогові у ЦАП (не показана обмеження коду декодера. Режим, що відповіному) для одержання вихідного сигналу, що дає найнижчій метриці найкращого режиму, переподається до гучномовця 46 мобільного телефону, дається від ДПО до блоку зворотних кроків як завдяки чому оператор може чути мову, введену у найкращий режим. систему (лінія 11 Фіг.1). Після завершення L циклів обробки починаМобільний телефон (Фіг.2) може мати додатється утворення ланцюжка зворотних кроків, яке кові компоненти для введення аналогового мовноздійснюється під керуванням контролера 42 звого сигналу від оператора і для обробки і передачі ротних кроків. Утворення ланцюжка зворотних кросигналу з використанням ПДКУ. Ці додаткові комків починається з зчитування з пам'яті зворотних поненти можуть бути подібними до зображених на кроків біт рішення для найкращого режиму попеФіг.1. Крім того передавальна система Фіг.1 може реднього (L-1) циклу обробки. Зчитаний біт рішенмати додаткові компоненти для прийому сигналів, ня зсувається на місце наймолодшого біту найпереданих стільниковим телефоном, їх обробки і кращого стану. Далі блок зворотних кроків зчитує з надсилання вихідного аналогового або цифрового пам'яті зворотних кроків біти рішення для найкрамовного сигналу, наприклад, у лінію ККТМ. Додатщого режиму циклу L-2 обробки. Ця процедура кові компоненти Фіг.1 можуть бути подібними до виконується L разів з зчитуванням наприкінці біт зображених на Фіг.2. рішення для найкращого режиму циклу 0 обробки. Отже, важливим компонентом усієї системи є Останній біт рішення є бітом декодованої інфорпослідовний декодер Вітербі, призначений декомації. Кожний зчитаний біт модифікує адресу надувати передані символи. Як уже відзначалось, у ступного зчитування. У наступному циклі обробки декодері 34 використовується процедура зворот(L+1) вся процедура повторюється, причому біти них кроків. Для одержання суттєвого підвищення рішення щодо режиму зчитуються з циклів від L до ефективності довжина ланцюжка зворотних кроків 1. Це продовжується протягом стількох циклів обмає у 3 - 5 разів перевищувати довжину обмеженробки, скільки потрібно для одержання необхідної ня кодера (К=9 для ПДКУ), причому ефективність кількості інформаційних біт у даній системі. зростає з зростанням довжини ланцюжка зворотФіг.3 ілюструє приклади виконання зворотних них кроків. Однак, при цьому збільшуються розмікроків. Якщо процедура зворотних кроків виконури схеми і зростає споживання енергії. Збільшення ється після 4 циклів обробки і після цих циклів розмірів схеми зумовлюється потребою у більшій найкращому режиму відповідає код 101, то зчитупам'яті для зберігання біт рішення ланцюжка звовання, що виконуються для завершення процедуротних кроків. Наприклад, для декодера з довжири зворотних кроків, позначено входами, затемненою обмеження К для кожного інформаційного біту ними сірим. Буде зчитаний перший режим 101 треба зберігати 2К-1 біт рішення. При довжині ланциклу З обробки, потім режим 011 циклу 2, потім цюжка зворотних кроків L необхідно зберігати режим 111 циклу 1, потім режим 110 циклу 0, що L*2K+1 біт. Споживання енергії зростає тому, що дасть вихідний біт рішення 0. Якщо на початку для формування одного біту даних необхідно вициклу 5 обробки найкращому режиму відповідає конати L зчитувань. Крім того, зростає затримка на код 010, то перші результати зчитування дадуть виконання зворотних кроків. Подібно до системи з найкращий режим 101. Отже, наступні три зчитуПДКУ з використанням декодера Вітербі такі ж вання будуть здійснені, як і раніше, а саме, як поспроблеми виникають і у інших системах, де виколідовність кроків, затемнених сірим. Цього разу, ристовуються такі і подібні їм декодери. хоча вихідний біт рішення зчитаний з циклу 1, реОтже, бажано винайти спосіб суттєвого знизультуючий біт рішення буде 0. Якщо на початку ження споживання енергії і часу на обробку у блоці циклу 6 обробки найкращому режиму відповідає зворотних кроків при невеликому збільшенні розкод 001, то перші результати зчитування дадуть мірів схеми. Це і є головним об'єктом винаходу. найкращий режим 010, а наступні три зчитування Однією з задач винаходу є удосконалення побудуть здійснені, як і раніше, причому вихідний біт слідовного декодера Вітербі, призначеного для 9 75863 10 декодування потоку кодованих з згорткою симвону Фіг.4, лів з використанням пам'яті зворотних кроків для Фіг.7 - частина третього втілення блоку зворозберігання біт рішення для кожного з сукупності тних кроків мобільного телефону Фіг.4. циклів обробки. Удосконалення полягає у запроФіг.4 ілюструє належні компоненти мобільного вадженні кешу зворотних кроків, пов'язаного з телефону 128 або іншої мобільної станції, що пам’яттю зворотних кроків і призначеного для збеприймає переданий сигнал ПДКУ. Вузли мобільнорігання біт рішення, визначених у попередньому го телефону 128 працюють подібно до телефону циклі обробки. Фіг.2 і будуть описані лише побіжно. У одному з типових втілень послідовний декоАнтена 130 приймає сигнал, після чого він піддер Вітербі включає відгалужений блок метрики силюється і його частота знижується, якщо необпомилок, ДПО, блок зворотних кроків з пам’яттю, хідно, у приймачі 131. Далі сигнал демодулюється повний кеш зворотних кроків і контролер зворотдемодулятором 132 з перетворенням у потік симних кроків. Кеш зворотних кроків може приймати волів, кодованих з згорткою. Після цього сигнал усі зчитування. Інше типове втілення не передбанадходить до модифікованого послідовного декочає повного кешу зворотніх кроків, але блок звородера 134, який декодує цей потік символів, викотних кроків включає пам'ять на L+1 біт (тут і далі ристовуючи відгалужений блок 136 метрики помивважається, що це пам'ять з довільним доступом лок, ДПО 138 і блок 140 зворотних кроків. Блок 140 (RAM)), реверсивний лічильник і зсувний регістр, має пам'ять 141 зворотних кроків, контролер 142 що емулюють кеш зворотних кроків. У ще одному зворотних кроків і кеш 145 зворотних кроків, призвтіленні використовується зсувний регістр на L біт начений лише для зчитувань. Режим, що відповізамість комбінації пам'яті на L+1 біт з реверсивним дає найнижчій метриці найкращого режиму, перелічильником. У різних втіленнях блок зворотних дається від ДПО до блоку зворотних кроків як кроків пристосований виконувати лише одне зчинайкращий режим, і зберігається у пам'яті звороттування зворотних кроків у кожному циклі обробки них кроків, а також у кеші зворотних кроків, звідки або виконувати m зчитувань зворотних кроків у вони можуть бути легко зчитані. Як буде описано кожному циклі обробки перед спробою використанижче, декодер не обов'язково має фактично ти кеш. У інших втіленнях блок зворотних кроків включати повну окрему кеш-пам'ять, як це показапристосовано виконувати а і потім b зчитувань но на Фіг.4. Однак, у подальшому описі для кращопротягом кожної процедури зворотних кроків, приго розуміння роботи системи зворотних кроків з чому після а зчитувань кеш перевіряється для кокешем ми вважатимемо, що використовується жного чергового зчитування, доки у кожній процеповна кеш-пам'ять. дурі зворотних кроків не буде виконано b Процедура зворотних кроків з використанням зчитувань або доки на буде досягнуто збігу. У ще кеш-пам'яті (Фіг.4) виконується шляхом зчитування одному втіленні блок зворотних кроків пристосоз кешу 145 зворотних кроків біт рішення, що вивують виконувати процедури зворотних кроків для значають метрику найкращого режиму, якщо потобагатьох циклів обробки, а не єдиного такого цикчна метрика найкращого режиму, обчислена після лу. Винахід включає також різні комбінації елеменодного зчитування у новому циклі обробки, збігатів цих втілень. ється з початковою метрикою найкращого режиму У різних втіленнях застосування кеш-пам'яті останнього циклу обробки. У випадку незбігу цих для біт рішення з попередніх циклів обробки дометрик виконуються звичайні зворотні кроки. Зокзволило досягти значних знижень споживання і рема, на початку циклу обробки метриці найкравитрат часу на обробку з лише незначним ускладщого режиму призначається змінна encstate. З ненням схем. пам'яті зворотних кроків зчитується перший біт Особливості, об'єкти і переваги винаходу нарішення, місце якого визначається через encstate, і ведені у подальшому детальному описі з посиланзсувається у наймолодший біт encstate. Далі нове нями на креслення, у яких: значення encstate порівнюється з параметром, Фіг.1 - блок-схема компонентів передавальної позначеним last_beststate, який містить метрику системи змінної швидкості з ПДКУ, найкращого режиму попереднього циклу обробки. Фіг.2 - блок-схема компонентів мобільного теЯкщо значення збігаються, зникає потреба у виколефону або іншої мобільної станції, що приймає нанні додаткових L-1 зчитувань для завершення сигнал, переданий передавальною системою з процедури зворотних кроків. Завершальний біт ПДКУ (Фіг.1) і декодує сигнал декодером Вітербі, може бути просто зчитаний з кешу (encstate і який містить блок зворотних кроків, last_beststate не показані на Фіг.4, але є у інших Фіг.3 - схема процедури зворотних кроків, яку Фіг., розглянутих далі). Якщо необхідно виконати виконує блок зворотних кроків мобільного телефоL-1 додаткових зчитувань, блок зворотних кроків ну Фіг.2, зчитує з пам'яті зворотних кроків біти рішення, які Фіг.4 - блок-схема, що на вищому рівні ілюствідповідають значенню encstate для біт рішень, рує відповідні компоненти мобільного телефону записаних протягом циклу обробки L-2. Ця процеабо іншої мобільної станції, у якій, згідно з винаходура виконується усі L разів з зчитуванням напридом, використано послідовний декодер Вітербі з кінці біту рішення обчисленого encstate для циклу блоком і кешем зворотних кроків, обробки 0. Цей остаточний біт рішення є декодоФіг.5А, 5В - детальна ілюстрація першого втіваним інформаційним бітом. Кожний зчитаний біт лення блоку зворотних кроків мобільного телефозмінює адресу для подальшого зчитування. У нану Фіг.4, ступному циклі обробки (L+1) процедура повторюФіг.6А, 6В - детальна ілюстрація другого втіється з зчитуванням біт рішення для режиму для лення блоку зворотних кроків мобільного телефоциклів обробки від L до 1. Це продовжується про 11 75863 12 тягом стількох циклів обробки, скільки потрібно кешем і таких же блоків без нього дає такі резульдля одержання необхідної кількості інформаційних тати. У системі стандарту IS-95 для каналу швидбіт у даній системі. кості 1 з відносною кількістю помилок 1% послідоПісля завершення звичайної процедури зворовний декодер Вітербі без кешу може виконати 289 тних кроків, уся послідовність біт рішення, генеропроцедур зворотних кроків з L=63. Відзначимо, що вана цією процедурою, зберігається у кеші 145 останні 72 біти пакету одержуються однією процезворотних кроків і, отже, зникає необхідність викодурою зворотних кроків. Повна кількість зчитувань нувати повну процедуру зворотних кроків у настуз пам'яті зворотних кроків становить пному циклі обробки. Зокрема, після зворотних 289*63=18207. Для 100 кадрів даних encstate після кроків першого циклу обробки у подальших циклах одного зчитування збігається з значенням обробки перше зчитування призведе до прийняття beststate попереднього циклу обробки у середньозмінною encstate значення, яке вона мала на почаму приблизно 233 рази на кадр (з 289 процедур тку попереднього циклу і тому значення encstate зворотних кроків). Отже, при використанні кешу у збігатиметься з значенням last_beststate. Це має блоці зворотних кроків повна кількість зчитувань з місце не завжди, але у більшості випадків внасліпам'яті зворотних кроків становитиме лише док властивості шляхової конвергенції, притаман56*63+233=3761, тобто середня економія на кадр ної кодам з згорткою. Отже, найбільш імовірно, що 14446 зчитувань. У системі стандарту IS-95 для у даному циклі обробки L-1 зчитувань будуть таканалу швидкості 2 з відносною кількістю помилок кими ж, як у попередньому циклі і остаточний біт 1% послідовний декодер Вітербі без кешу може рішення буде попереднім до останнього біту, зчивиконати 437 процедур зворотних кроків з L=95. таного у попередньому циклі. Таким чином, викоВідзначимо, що останні 104, біти пакету одержуристання кешу зворотних кроків дозволяє просто ються однією процедурою. Повна кількість зчитузчитати з кешу біти рішення L-1 зчитувань, вклювань з пам'яті зворотних кроків становить чаючи остаточний біт рішення, без повторного 437*95=141515. Для 23 кадрів даних encstate після обчислення, що підвищує ефективність роботи. одного зчитування збігається з значенням Декодер 134 формує декодований пакет разом beststate попереднього циклу обробки у середньоз сигналом, що ідентифікує кадрову швидкість у му приблизно 383 рази на кадр (з 457 процедур цьому пакеті, і надсилає їх до вузла 143 перевірки зворотних кроків). Отже, при використанні кешу у якості кадру, який намагається підтвердити відсутблоці зворотних кроків повна кількість зчитувань з ність помилок передачі або помилок визначення пам'яті зворотних кроків становитиме лише кадрової швидкості, використовуючи для цього 99*95+338=9743, тобто середня економія на кадр перевірку КЦН, частоти появи хибних символів і 31772 зчитувань. У інших системах результати метрики Ямамото. Прийнятні кадри спрямовуютьможуть бути іншими. ся до декодера 144 мови для зворотного перетвоБлок зворотних кроків (Фіг.4) може бути реалірення у цифрові голосові сигнали. Ці сигнали пезований різними схемами, включаючи такі, що заретворюються у аналогові у ЦАП (не показаному) безпечують подальше зниження споживання енердля одержання вихідного сигналу, що подається гії або зменшення розмірів схеми. Дали описано до гучномовця 146 мобільного телефону. Мобільдеякі конкретні схеми. ний телефон (Фіг.4) може мати додаткові компонеФіг.5А, 5В ілюструють більш досконале втінти (не показані) для введення аналогового мовлення блоку зворотних кроків, яке забезпечує доного сигналу від оператора і для обробки і даткове зниження кількості зчитувань з пам'яті передачі сигналу з використанням ПДКУ. Ці додатзворотних кроків шляхом використання невеликої кові компоненти можуть бути подібними до зобрапам'яті об'ємом L+1 біт або регістру для зберігання жених на Фіг.1. біт рішення, зчитаних у кожному циклі обробки. Отже, Фіг.4 ілюструє на високому рівні мобільБлок зворотних кроків включає пам'ять 204 звороний телефон, оснащений послідовним декодером тних кроків на L+1 біт, реверсивний лічильник 206 і Вітербі, який має блок зворотних кроків з повним зсувний регістр 208, які мають зв'язки з іншими окремим кешем зворотних кроків, пристосованим регістрами і логічними елементами, як це показано для зберігання зчитувань. Логіка кеш-пам'яті за на Фіг. Після L циклів обробки перша процедура своєю природою забезпечує зберігання копії біт зворотних кроків завершується. Найкращий режим рішення різних зчитувань у її власній пам'яті. Загаbeststate для попереднього циклу зберігається у льної економії енергії можна досягти, якщо спожизсувному регістрі 208, вихід якого позначено ранівання енергії кеш-пам'ятью не перевищує зниженше як encstate. L біт, зчитаних з пам'яті 202 звороня споживання, зумовленого відповідною тних кроків, зберігаються у L+1-бітовій пам'яті 204 відмовою від доступу до пам'яті зворотних кроків. (один біт додано для спрощення схеми). Окремий Крім того, залежно від втілення може бути знижерегістр 210 використовується для стеження за поний час на декодування порівняно з часом, що передніми значеннями beststate, позначеними равитрачається без використання кешу. Такий виніше як last_beststate. У наступному циклі нове граш часу зумовлюється тим, що у випадку збігу значення beststate фіксується у зсувному регістрі система виконує лише одне зчитування з кешу 208. Перше зчитування циклу обробки дає біт різамість L-1 додаткових зчитувань з пам'яті зворотшення, який зсувається у положення наймолодшоних кроків, якщо збігу не одержано. Зниження часу го біту регістру 208. Цей біт, як і раніше, також на декодування є особливо значним у системах, зберігається у пам'яті 204. Якщо encstate тепер де пам'ять зворотних кроків працює повільно, а збігається з last_beststate, то біт, що відповідає кеш швидко. найменшому/найстарішому циклу, видаляється з Порівняння роботи блоку зворотних кроків з пам'яті 204 і стає вихідним бітом. Цей біт є тим 13 75863 14 бітом, який був би одержаний в результаті повної пам'ять зворотних кроків. Для економії енергії ці процедури зворотних кроків з пам’яттю зворотних лінії маскуються і утримуються у статичному стані кроків; просто цей біт був одержаний коротшим і у випадку, коли останні L - 1 зчитувань з пам'яті простішим шляхом. Якщо після одного зчитування зворотних кроків не виконуються. encstate не збігається з last_beststate, виконується do_compare - внутрішній сигнал, що вказує на повна процедура зворотних кроків з одночасним необхідність використання результату порівняння, заповненням усіх L+1 біт пам'яті 204. У будь-якому тобто блок зворотних кроків порівнює поточне випадку наприкінці циклу обробки значення значення encstate з значенням beststate останньоbeststate заноситься у last_beststate і подальший го циклу обробки, збережене у last_beststate, і вицикл обробки виконується, як щойно описаний. значає наявність або, відсутність збігу. Додання L+1-бітової пам'яті у блок зворотних кроmatch - внутрішній сигнал, що вказує на збіг ків зменшує кількість процедур зчитування з пам'язначення encstate з значенням last_beststate ті зворотних кроків і додатково знижує споживання останнього циклу обробки. енергії усією схемою декодера. mismatch - внутрішній сигнал, що вказує незбіг Втілення Фіг.5А, 5В може здаватись дещо значення encstate з значенням last_beststate після складним, але порівняно з варіантом з блоком першого зчитування з пам'яті зворотних кроків. зворотних кроків з доступом до кешу у кожному cbread_muxed - внутрішній сигнал, подібний до циклі обробки блок зворотних кроків Фіг.5А, 5В cbread, але маскується у випадку збігу. вимагає лише додання реверсивного лічильника read_last_bit - внутрішній сигнал для переси206, L+1-бітової пам'яті 204 (або іншого запам'ятолання вихідного біту з L+1-бітової пам'яті у регістр. вуючого регістру) і різних однобітових регістрів і chram_dout - внутрішній сигнал , який є бітом, комбінаторної логіки. Це дає ту перевагу, що у зчитаним з пам'яті зворотних кроків. циклах обробки з одержанням збігу необхідно виФіг.6А, 6В ілюструють втілення, подібне до конати лише одне (замість L) зчитування з пам'яті ілюстрованого Фіг.5А, 5В, де замість L+1-бітової зворотних кроків і одне зчитування з L+1-бітової пам'яті з реверсивним лічильником використано Lпам'яті і запис, який є відносно незначним. У випабітовий зсувний регістр. Зокрема, блок зворотних дку незбігу необхідно виконати L зчитувань з пакроків Фіг.6А, 6В включає пам'ять 302 зворотних м'яті зворотних кроків і L записів у L+1-бітову пакроків, L-бітовий зсувний регістр 305 і зсувний рем'ять. Ці записи не вимагають багато енергії, гістр 308, пов'язані з різними регістрами і елеменоскільки розмір пам'яті незначний і частота незбігів тами логіки. Після першого зчитування у циклі обзвичайно є невеликою. При використання запам'яробки зчитаний біт зсувається у зсувний регістр товуючого регістру споживання енергії є ще мен308, виходом якого є encstate. Якщо encstate тепер шим. збігається з last_beststate, зчитаний біт зсувається Блок зворотних кроків Фіг.5А, 5В одержує ряд на місце найстаршого біту L-бітового зсувного ресигналів керування, які генеруються іншими схегістру, а наймолодший біт цього регістру стає вихімами (не показанами). Далі наведено ці сигнали. дним бітом процедури зворотних кроків. Якщо reset - сигнал початкового встановлення лоencstate не збігається з last_beststate, зчитаний біт гіки. зсувається на місце наймолодшого біту L-бітового beststate - сигнал надходить від ДПО 138 зсувного регістру, а інші L-1 зчитаних біт також (Фіг.4) і вказує на режим з найнижчою метрикою зсуваються у наймолодший біт. помилок для останнього циклу обробки. Цей сигСлід відзначити, що L-бітовий зсувний регістр нал змінюється до імпульсів start_chainback і після має бути здатним зсувати у обох напрямках, тобто імпульсів done_chainback. L-бітовий зсувний регістр Фіг.6А, 6В відрізняється decision bit - генерується у ДПО. Це дані, що від стандартного тим, що включає додатковий вхід підлягають зберіганню у пам'яті зворотних кроків. "ліворуч", що визначає напрямок зсуву. Крім того, start_chainback - імпульси на початку кожного при кожному зчитуванні біту з пам'яті зворотних циклу обробки, які вказують на можливість викокроків усі L бітів необхідно зсувати відразу, що нання процедури зворотних кроків. збільшує споживання енергії порівняно з втіленdone_chainback - імпульси наприкінці кожного ням Фіг.5А. 5В. У іншому втіленні (не ілюстровациклу обробки, які вказують на завершення проному) споживання енергії додатково знижується цедури зворотних кроків. доданням декодуючої логіки для обрання кожного enable_cache_read - уможливлює використанбіту окремо з завантаженням окремо кожного біту ня L+1-бітової пам'яті або регістру для одержання зсувного регістру. Тоді при завантаженні L біт кожвихідного біту. Імпульси enable_cache_read синхний з них завантажується окремо. Отже, регістр ронізують 1 часовий цикл з першим імпульсом має виконувати зсув лише при наявності збігу (одcbread у кожному циклі обробки. норазово у циклі обробки), що знижує витрати cbread - у кожному циклі обробки надсилає L енергії. Ще одне втілення передбачає схему переімпульсів для виконання L зчитувань з пам'яті звовірки збігу після перших двох або більше зчитуротних кроків. Перший надсилається після вань у процесі виконання зворотних кроків, що start_chainback і останній - перед done_chainback. збільшує імовірність збігу і додатково зменшує Якщо має місце збіг, виконується лише перше зчиспоживання енергії і тривалість декодування. Таку тування, а решта маскується схемою. схему можна використати у втіленнях Фіг.5А, 5В cbwrite - імпульс надсилається кожного разу, або Фіг.6А, 6В і у інших втіленнях. коли біт рішення готовий для збереження у пам'яті У описаних вище втіленнях схема блоку звозворотних кроків. ротних кроків працює у кожному циклі обробки і chram_addr - нормальна адреса, що ініціює виконує одне зчитування перед прийняттям рі 15 75863 16 шення про використання (або відмову від нього) нання b-а має бути малим. Для зниження спожикешу для завершення процедури зворотних кроків. вання енергії а має бути малим, a b залежати від Фіг.7 ілюструє втілення, у якому у кожному циклі статистики системи. Взагалі, збільшення b підвиобробки передбачено виконання m зчитувань пещує імовірність знаходження збігу. ред прийняттям рішення про використання (або У інших втіленнях процедури зворотних кроків відмову від нього) кешу. Зокрема, на Фіг.1 зобраздійснюються у багатьох циклах обробки. У описажено схему, призначену генерувати сигнал match них вище втіленнях було передбачене одноразове на підставі m зчитувань. Схема Фіг.7 може бути виконання зворотних кроків у кожному циклі. Одвикористана у блоках зворотних кроків з кешем, нак, ці втілення можна модифікувати і виконувати ілюстрованих Фіг.5А, 5В або Фіг.6А, 6В, замість процедуру у кількох циклах обробки. Наприклад, у відповідної схеми формування сигналу match, вивтіленні, де процедура зворотних кроків виконукористаної у них. Схема match Фіг.7 виконує у цикється кожні 4 цикли обробки і результатом є 4 делі обробки m зчитувань і порівнює поточне знакодовані біти, сигнальний імпульс чення encstate з значенням є, одержаним після menable_cache_read можна генерувати лише при 1 зчитувань, виконаних протягом попереднього четвертому зчитуванні зворотних кроків. Однак, циклу. У цьому втіленні імпульс сигналу генерування enable_cache_read для кожного 4-го enable_cache_read синхронізований з m-им зчитузчитування не є обов'язковим. Навіть коли процеванням. Крім того, замість збереження значення дура зворотних кроків виконується на 4 циклах beststate на початку кожної процедури зворотних обробки, визначення, коли порівнювати encstate, кроків зберігається значення encstate після m-1 може залежати від значень а і b. Сигнал зчитувань. Вибір m залежить від співвідношення enable_cache_read може бути повторений 4 рази, між кількістю зчитувань (m) у кожному циклі і імовіякщо мав місце збіг і це дало 4 біти декодованої рністю збігу. Збільшення m знижує імовірність збігу інформації, зчитаних з кешу. Інше втілення передпісля m зчитувань. Слід відзначити, що схема Фіг.7 бачає виконувати процедуру, використовуючи 4приймає додатковий сигнал save_state для фіксабітові відрізки (або іншого розміру), і тоді при викоції encstate після m-1 зчитувань. Сигнал нання процедури зворотних кроків при виявленні do_compare також відрізняється від описаного визбігу система здійснює перевірку після 4 зчитуще тим, що виникає після m зчитувань, а не одновань. У цьому випадку система зчитує останні 4 го, і використовується для фіксації значення біти кешу і видає їх, у іншому разі система продоencstate, зафіксованого попереднім зчитуванням, вжує виконання зворотних кроків і зберігає останні що робить його доступним для порівняння у на4 зчитування з пам'яті зворотних кроків. ступному циклі. Описані вище втілення стосуються канальних У іншому, більш узагальненому втіленні, заінформаційних систем з обробкою пакетованої мість перевірки значення encstate після 1 або m інформації, тобто блок даних кодується з згорткою зчитувань у кожному циклі обробки encstate порівз доданням хвостових біт, для переустановлення нюється після а і потім b зчитувань, тобто після а стану кодера між пакетами. Отже, система чекає зчитувань зворотних кроків encstate порівнюється L+К циклів обробки, потім починає зворотні кроки і з значенням encstate, збереженим у попередньому наприкінці виконує одну кінцеву процедуру звороциклі після а-1 зчитувань, а після наступного зчитних кроків, формуючи L+К біт. Інші втілення винатування (а+1) encstate порівнюється з значенням ходу передбачають використання у непакетованих encstate, збереженим у попередньому циклі після інформаційних каналах зв'язку, наприклад, синха зчитувань і т. д., доки у цьому циклі обробки не роканалах або пейджерних каналах згідно з IS-95. буде виконано b зчитувань. Для таких каналів дані кадруються, але між кадУ такому втіленні значення encstate для b-a+1 рами стан кодера не переустановлюється. Отже, режимів зберігаються, бажано, у зсувному регістрі. декодер виконує процедуру зворотних кроків у Кожне наступне значення encstate є просто рекожному циклі обробки. Зрозуміло, що принципи зультатом лівого зсуву попереднього значення з винаходу можуть бути застосовані у майже будьновим наймолодшим бітом. Сигнал якому декодері Вітербі незалежно від типу каналів enable_cache_read повторюється для усіх зчитузв'язку системи. вань і припиняється після b зчитувань або після Наведений вище опис типових втілень був появи збігу. Вибір а і b визначається співвідноілюстрований схемами елементів пристроїв. Зашенням таких факторів, як складність і збереженлежно від втілення, кожний апаратний елемент ня енергії. Втілення Фіг.5А, 5Б і Фіг.6А, 6В відповіабо його частина може бути реалізований схемно, дають значенням а=b=1, тобто одному програмно, програмно з використанням ПЗП або зчитуванню, після якого схема швидко вирішує, комбінаціями цих способів. Зрозуміло, що були був збіг або ні. Описане вище втілення, у якому ілюстровані або описані детально не всі необхідні виконуються m зчитувань, відповідає випадку а=m, для втілення елементи, а лише необхідні для повb=m, коли порівняння здійснюється після m зчитуного розуміння винаходу. Наведений опис бажавань. них і типових втілень дозволяє будь-якому фахівВибір значень а і b для кожної системи визнацю використати винахід, виконавши, якщо чається типом системи, статистикою конвергенцій необхідно, потрібні модифікації на підставі базо(тобто типовою кількістю зчитувань, необхідних вих принципів винаходу. Отже, описані втілення не для конвергенції до шляху, зчитаного у попередобмежують винаходу, концепції якого мають ширньому циклі обробки), складністю обладнання і ше поле застосування. енергетичними вимогами. Для спрощення облад 17 75863 18 19 Комп’ютерна верстка Т. Чепелева 75863 Підписне 20 Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601