Пристрій моніторингу спільноканальної сигналізації

Реферат: Пристрій моніторингу спільноканальної сигналізації, до складу якого входять центральний процесор, що містить порти RS232, Ethernet і порт керування та відображення, та від одного до шістнадцяти інтерфейсних модулів, з'єднаних між собою та з центральним процесором шиною РСІ. Додатково містить приймач точного часу, модуль узгодження і з'єднувач. UA 114004 U (12) UA 114004 U UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до цифрових комунікаційних систем і може бути використана для моніторингу з'єднань та аварійних ситуацій, пасивного й активного тестування протоколів взаємодії в телекомунікаційних системах, що використовують спільноканальну сигналізацію (наприклад, SS7, DSS1, V5 тощо) в складі одного локального вузла зв'язку комунікаційної системи, в тому числі у поєднанні з іншими такими самими пристроями з метою моніторингу глобальної, територіально розподіленої мережі вузлів зв'язку. Взаємодія телекомунікаційних систем основана на обміні ініціюючими сигнальними пакетами, що містять запит на послугу, і сигнальними пакетами підтвердження, що містять підтвердження прийому запиту та позитивну або негативну відповідь. Визначення часу взаємодії сигнальних повідомлень і ідентифікація з'єднань системою моніторингу утруднена тим, що як в локальних, так і в глобальних телекомунікаційних мережах, сигнальні пакети і пакети підтвердження можуть передаватись по віртуальних маршрутах, які виконують різні апаратні засоби. Оскільки моніторинг і тестування може здійснюватися не лише на кінцевих пунктах повідомлень (в пунктах створення з'єднань), а й на транзитних пунктах мережі, щоб уникнути ситуації, коли час реєстрації пакета підтвердження менше часу сигнального пакета, таймери пристроїв системи моніторингу на всіх сигналізаційних пунктах мережі повинні бути синхронізовані. Таймери пристроїв системи моніторингу можуть бути синхронізовані на рівні устаткування, що приймає сигнальні пакети, або на рівні серверів, що архівують і групують пакети за їх взаємозв'язком. З урахуванням зростання швидкості передачі даних та пропускної спроможності комунікаційних систем погрішність синхронізації не повинна перевищувати 1 мс, оскільки час взаємодії сигнальних пакетів SS7 на устаткуванні мобільних операторів може бути, наприклад, 5 мс. Для синхронізації часу використовують приймачі ГЛОНАСС/GPS (наприклад, СН-3841, м. Сміла, Україна), що формують значення часу з точністю до секунди і сигнал синхронізації секунди 1PPS. Значення часу і сигнал 1PPS приймач передає за допомогою одного зі стандартних інтерфейсів, звичайно RS232. Точність визначення часу пристроєм, що використовує приймач ГЛОНАСС/GPS, залежить від часу реакції на сигнал 1PPS. Найбільше значення цього часу визначає похибку у вимірі часу даним пристроєм. Якщо сервер працює під керуванням операційної системи типу Windows NT/2000/XP або Unix, то час реакції на сигнал 1PPS через переривання програми його процесора, ініційоване портом RS232, може складати від кількох мікросекунд до десятків мілісекунд залежно від задач, що виконує сервер, та їх пріоритету. Тому визначення часу прийому пакетів на рівні сервера має велику похибку і є для системи моніторингу неприйнятним. Відомий пристрій для моніторингу спільноканальної сигналізації GeoProbe, який містить центральний процесор (ЦП), що виконує функцію сервера даних, з типовим набором портів і засобів збереження та обміну даних і від одного до шістнадцяти інтерфейсних модулів (ІМ), призначених для підключення до ліній зв'язку і центрального процесора за допомогою уніфікованих інтерфейсів - інтерфейсу з носіями телекомунікаційної сигналізації первинними цифровими потоками (ПЦП) зі структурою Е1 (ТІ або Л) та інтерфейсу з шиною типу РСІ [США, Inet Technologies, Inc. 001spectra_01.0403.pdf]. При цьому систему моніторингу спільноканальної сигналізації конфігурують залежно від числа первинних цифрових потоків E1/T1/J1 та їх територіального розташування з відповідного числа пристроїв GeoProbe, які підключають до локальних комунікаційних систем (наприклад, цифрових автоматичних телефонних станцій) та об'єднують в мережу за допомогою портів Ethernet центрального процесора. Відома також система моніторингу спільноканальної сигналізації Spider (Росія, ЛОНИИС), що складається з пристроїв для моніторингу телекомунікаційної сигналізації Spider-RU та пристроїв для збору даних і управління Spider-C, Spider-T. При цьому кожен пристрій Spider-RU має до восьми інтерфейсних модулів, до складу яких входять інтерфейси з первинними цифровими потоками та центральним процесором з типовим набором портів і засобів збереження й обміну даних. Пристрої для моніторингу спільноканальної сигналізації системи Spider об'єднують за допомогою портів Е1 і Ethernet [Гольдштеин Б.С. Сетевой мониторинг: проблемы и решения. Вестник связи, № 4, 2002]. До спільних недоліків вищезгаданих пристроїв можна віднести низьку точність визначення часу за рахунок того, що синхронізувати час у пристроях можна на рівні керуючого комп'ютера або сервера. Найбільш близьким до пристрою, що заявляється, є пристрій для моніторингу спільноканальної сигналізації ANSTY 4000 Monitoring Probe, до складу якого входить центральний процесор, що містить порти RS232, Ethernet і порт керування та відображення, та від одного до шістнадцяти інтерфейсних модулів МРАС2400 (IPAC_2400.pdf), з'єднаних між собою та з центральним процесором шиною РСІ, причому інтерфейсний модуль містить сигнальний і системний процесори, вісім блоків інтерфейсу з первинними цифровими потоками, 1 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 комутаційну матрицю і блок мосту з шиною РСІ, що призначений для взаємодії системного процесора з центральним процесором, вісім входів і виходів, призначених для підключення до первинних цифрових потоків, фреймів прийомного і передавального напрямків, які виділяють з даних частоту синхронізації та сигнали фреймової синхронізації, входи і виходи яких підключені до першої групи входів і виходів комутаційної матриці, яка виконує функції комутації канальних інтервалів первинних цифрових потоків до другої групи входів-виходів, підключених до сигнального процесора (СП), та до третьої групи входів-виходів, підключених до системного процесора (СИСП), четверта група входів і виходів комутаційної матриці підключена до інтерфейсу розширення в стандарті Н.100/110. Сигнальний процесор виконує функції прийомупередачі сигнальних пакетів за протоколами високого рівня (для SS7 - МТРЗ, ISUP, ТСАР, SCCP і ін., для МАР). Системний процесор містить порт Ethernet і блок постійної пам'яті, що дозволяє використовувати даний інтерфейсний модуль як у склад пристрою з декількох інтерфейсних модулів під керуванням центрального процесора, так і автономно, керуючи інтерфейсним модулем за допомого порту Ethernet. Блок постійної пам'яті в автономному режимі використовують для початкового завантаження сигнального і системного процесорів. [США, Telesoft-technologies, ITU Telecom World 2003-Exhibition Catalogue, Ansty_4000Mon_DS.pdf] (прототип). Недоліками прототипу є низька точність визначення часу, оскільки час у пристроях можна синхронізувати на рівні керуючого комп'ютера або сервера і можлива втрата даних, коли частота синхронізації комутаційної матриці має девіацію стосовно частоти синхронізації вхідних первинних цифрових потоків. Крім цього, обробку протоколів високого рівня може виконувати лише центральний процесор, який перевищує продуктивність системного процесора, тому використання в кожному інтерфейсному модулі системного процесора (який потрібен лише у випадку автономної роботи інтерфейсного модулю) призводить до ускладнення пристрою та зайвих витрат. В основу корисної моделі поставлено задачу створити пристрій для системи моніторингу спільноканальної сигналізації, з підвищеною точністю визначення часу сигнальних пакетів у комунікаційній системі незалежно від її територіального розподілу, поліпшити прийом і передачу даних з урахуванням плезисинхронності комунікаційної мережі, забезпечити роботу інтерфейсних модулів як у складі пристрою під керуванням центрального процесор, так і автономно під керуванням системного процесору. Поставлена задача вирішується шляхом нового виконання інтерфейсних модулів, введення нових елементів та зв'язків між ними, а саме: пристрій для системи моніторингу спільноканальної сигналізації, до складу якого входять центральний процесор (ЦП), що містить порти RS232, Ethernet і порт керування та відображення, та інтерфейсні модулі (від одного до шістнадцяти), з'єднані між собою і з центральним процесором шиною РСІ, приймач точного часу (наприклад, системи ГЛОНАСС/GPS), модуль узгодження і з'єднувач, при цьому до входувиходу керування та стану приймача точного часу підключений порт RS232 центрального процесора, а його перший, другий і третій виходи підключені до першого, другого і третього входу модуля узгодження, вихід якого через з'єднувач підключений до шини синхронізації часу, яка підключена до входів синхронізації часу інтерфейсних модулів, порт RS232 центрального процесора підключений до входу-виходу керування і стану приймача точного часу. При цьому інтерфейсний модуль містить N блоків інтерфейсу, N блоків прийому-передачі даних, блок синхронізації блок таймера, блок сигнального процесора, блок моста з шиною РСІ, блок інтерфейсу з шиною PC104plus та блок генератора, вихід якого підключений до тактових входів сигнального процесора і блока таймера, зовнішні входи, вхід-вихід і вихід якого підключені до входу шини синхронізації часу, вхід керування підключений до виходу блока синхронізації перший та другий виходи переривання підключені до другого і третього входів переривання сигнального процесора, перший вхід переривання якого підключений до виходу переривання блока синхронізації входи і виходи синхронізації якого підключені до шини синхронізації обміну даними, що підключена до виходів і входів синхронізації блоків інтерфейсу, зовнішні входи і виходи яких призначені для підключення до контрольованих ліній зв'язку паралельно (тільки входи) або в розрив (входи і виходи), входи і виходи 1…N блоків інтерфейсу підключені до виходів і входів відповідних 1…N блоків прийому-передачі даних, входи-виходи даних, входи адреси і входи синхронізації запису і читання підключені до шини адреси і даних, що підключена до аналогічних входів-виходів і входів блоків прийому-передачі даних, блоків синхронізації та таймера і до виходів-входів даних, виходів адреси і виходів сигналів синхронізації запису і читання сигнального процесора, порт вводу-виводу якого підключений до входу даних блока синхронізації і до внутрішньої шини вводу-виводу даних блока моста, зовнішній вхід-вихід якого через блок інтерфейсу з шиною PC104plus, з якою з'єднаний 2 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 паралельно, підключений до шини РСІ, перший вихід керування блока моста з'єднаний із входом запису даних блока синхронізації другий вихід-вхід керування з'єднаний з входомвиходом керування портом вводу-виводу сигнального процесора, входи керування блоків прийому-передачі даних підключені до шини синхронізації. Водночас блок таймера містить перший другий і третій лічильники, перший, другий і третій керовані формувачі імпульсу, перший другий третій і четвертий компаратори, регістр часу, перший, другий третій і четвертий тригери, перший і другий формувачі імпульсу, перший другий і третій буфери з третім станом виходу, перший і другий блоки 2АБО, перший і другий лічильники-подільники, регістри відліку часу і даних часу, послідовно-паралельний регістр, суматор, перший і другий блоки 21, перший і другий блоки 2АБО-НІ, мультиплексор і вхід шини синхронізації блока таймера, що містить вихід частоти синхронізації таймера, підключений до входу керування блока таймера і до тактових входів другого тригера і першого формувача імпульсу і до першого входу мультиплексора, вхід тактової частоти синхронізації таймера, підключений до тактового входу першого тригера і до другого входу мультиплексора, вхід-вихід сигналу синхронізації секунди, підключений до виходу другого буфера і до першого входу першого блока 2АБО, вхід даних часу, підключений до входу послідовно-паралельного регістра, і вхід частоти синхронізації даних часу, підключений до тактових входів послідовнопаралельного регістра і третього лічильника і до входу інвертора, вхід другого лічильникаподільника підключений до входу тактової частоти блока таймера, вихід з'єднаний з тактовими входами першого і другого лічильників, третього тригера, входом керування першого керованого формувача імпульсу, тактовий вхід якого підключений до входу керування блока таймера і підключений до входу керування першого буфера з третім станом виходу, вихід якого підключений до шини вводу-виводу даних, що підключена до шини адреси і даних інтерфейсного модуля, вхід підключений до виходу регістра часу, тактовий вхід якого підключений до виходу першого керованого формувача імпульсу, вхід даних підключений до виходів першого і другого лічильників і до другої групи входів другого входу другого компаратора, до першої групи входів другого входу якого підключений вихід першого лічильника, з'єднаний з другим входом першого компаратора, перший вхід другого компаратора підключений до коду константи, рівної числу імпульсів на виході другого лічильника-подільника за секунду, вихід підключений до другого входу другого блока 2І та до входу даних третього тригера, вихід якого підключений до тактового входу другого формувача імпульсу, вхід початкової установки блока таймера, що підключений до його входу керування, підключений до входу скидання першого лічильника-подільника і підключений до другого входу першого блока 2АБО, вихід якого підключений до першого виходу переривання блока таймера та з'єднаний зі входами скидання третього тригера, регістра відліку часу, першого лічильника і другого лічильника, вхід переносу якого з'єднаний з виходом переносу першого лічильника, вхід даних регістра відліку часу з'єднаний із входом даних першого лічильника, з першим входом першого компаратора і з виходом суматора, перший вхід якого з'єднаний з виходом регістра відліку часу, тактовий вхід якого з'єднаний з виходом переносу першого лічильника-подільника, із входом керування другого керованого формувача імпульсу і з входом дозволу запису першого лічильника, вхід переносу якого з'єднаний з виходом першого блока 2АБО-НІ, вихід першого компаратора підключений до першого входу першого блока 2І, другий вхід якого з'єднаний зі входом даних першого тригера, входом переносу першого лічильника-подільника і підключений до входу керування блока таймера, що задає синхронний режим роботи блока таймера, вихід першого блока 2І підключений до першого входу першого блока 2АБО-НІ, другий вхід якого підключений до виходу другого блока 2І, перший вхід якого підключений до виходу другого блока 2АБО, вихід другого формувача імпульсу підключений до входу другого буфера з третім станом виходу, вхід керування якого підключений до виходу другого блока 2АБО-НІ, перший вхід якого підключений до виходу другого тригера, першого входу другого блока 2АБО і до входу керування мультиплексора, вихід якого з'єднаний з тактовим входом першого лічильникаподільника, вхід початкової установки якого з'єднаний з виходом другого керованого формувача імпульсів, тактовий вхід якого з'єднаний з виходом другого лічильника-подільника, вихід першого формувача імпульсів з'єднаний із входом скидання першого тригера, вихід якого з'єднаний зі входом даних другого тригера, другі входи другого блока 2АБО-НІ і другого блока 2АБО з'єднані і підключені до входу керування блока таймера, що задає режим зовнішніх даних часу, до другого входу суматора підключений код константи, що дорівнює частці від поділу періоду перерахування першого лічильника-подільника на період імпульсів на виході другого лічильника-подільника, розрядність першого лічильника мінімально перевищує розрядність коду даної константи, сумарна розрядність першого і другого лічильників мінімально перевищує число тактових імпульсів з виходу другого лічильника-подільника за секунду, вихід послідовно 3 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 паралельного регістра з'єднаний зі входом регістра даних часу і другим входом третього компаратора, перший вхід якого підключений до коду стартової послідовності, вихід з'єднаний із входом даних четвертого тригера, тактовий вхід якого з'єднаний з тактовим входом третього керованого формувача імпульсу та підключений до виходу інвертора, вихід регістра даних часу підключений до входу третього буфера з третім станом виходу, вихід якого підключений до шини вводу-виводу даних, що підключена до шини адреси і даних інтерфейсного модуля, вхід керування підключений до входу керування блока таймера, другий вихід переривання якого підключений до виходу третього керованого формувача імпульсу і з'єднаний з тактовим входом регістра даних часу і входом скидання четвертого тригера, інверсний вихід якого з'єднаний із входом скидання третього лічильника, вихід якого з'єднаний з першим входом четвертого компаратора, другий вхід якого підключений до коду числа біт даних часу, вихід підключений до керуючого входу третього керованого формувача імпульсів. Досягнення технічного результату пояснюється кресленнями, де: Фіг. 1 представляє блоксхему пристрою, Фіг. 2 - блок-схему інтерфейсного модуля, Фіг. 3 - блок-схему блока таймера. Пристрій для системи моніторингу спільноканальної сигналізації (Фіг. 1) містить центральний процесор 1, що має порти RS232, Ethernet і порт керування та відображення 4, підключені до об'єднуючої шини РСІ інтерфейсні модулі 5 (від одного до шістнадцяти), модуль узгодження 7, перший вхід якого 8 являє собою уніфікований інтерфейс (наприклад, RS232), призначений для передачі даних часу та підключений до першого виходу приймача точного часу (наприклад, системи ГЛОНАСС/GPS) 9. Призначений для передачі сигналу синхронізації секунди (1PPS) другий вхід 10 модуля узгодження 7 підключений до другого виходу приймача точного часу 9, а призначений для передачі опорної частоти третій вхід 11 модуля узгодження 7 підключений до третього виходу приймача точного часу 9, вихід 12 модуля узгодження 7 через з'єднувач 13 підключений до шини синхронізації часу 14, яка підключена до входів синхронізації часу інтерфейсних модулів 5. Інтерфейсний модуль 5 (Фіг. 2) містить N (N=4, 8, 16 залежно від розміру) блоків інтерфейсу з первинними цифровими потоками 15, N блоків прийому-передачі даних (ППД) 16, блок синхронізації (БС) 17, сигнальний процесор (СП) 18, блок таймера 19, генератор тактової частоти 20, блок моста 21, зовнішній вхід-вихід якого призначений для підключення до шини РСІ, що проходить через блок 22, який містить з'єднувач уніфікованого інтерфейсу PC104plus і схему узгодження сигналів шин РСІ і PC104plus, з'єднаних паралельно, зовнішні входи 23 блоків інтерфейсу 15 призначені для підключення до первинних цифрових потоків контрольованої комунікаційної системи, зовнішні виходи 24 призначені для підключення до первинних цифрових потоків у режимі активного моніторингу (коли пристрій підключають у розрив контрольованої ланки), виходи 25 і входи 26 блоків інтерфейсу 15, які містять відповідно виходи і входи сигналів даних, частоти синхронізації даних і синхронізації фрейму, підключені відповідно до входів і виходів блоків прийому-передачі даних 16, входи-виходи даних, входи адреси і входи сигналів синхронізації запису і читання даних яких підключені до шини адреси і даних (ШАД) 27, входи і виходи синхронізації обміну даними підключені до шини синхронізації (ШС) 28, що підключена до виходів і входів синхронізації обміну даними блока синхронізації 17 і до входів і виходів синхронізації обміну даними блоків інтерфейсу 15, до входів-виходів даних, входів адреси і входів сигналів синхронізації запису і читання яких підключена шина адреси і даних 27, що підключена до аналогічних входів і входів-виходів блоків синхронізації 17 і таймера 19 і підключена до виходів-входів даних, виходів адреси і виходів синхронізації запису і читання даних сигнального процесора 18, перший вхід переривання 29 якого підключений до виходу переривань блока синхронізації 17, другий і третій входи переривань підключені відповідно до першого і другого виходів переривань по сигналу синхронізації секунди (1PPS) 30 і за даними часу 31 блока таймера 19, зовнішні входи, вхід-вихід і вихід якого підключені до входу синхронізації часу 14, вхід керування 32 підключений до виходу блока синхронізації 17, вхід тактової частоти з'єднаний зі входом тактової частоти сигнального процесора 18 і підключений до виходу 33 генератора 20, внутрішня шина вводу-виводу даних 34 блока моста 21 підключена до порту вводу-виводу сигнального процесора 18 і входу даних блока синхронізації 17, до входу керування запису якого підключений перший вихід керування 35 блока моста 21, другий вхідвихід 36 керування обміну даними якого підключений до виходу-входу керування порту вводувиводу сигнального процесора 18. Блок таймера 19 містить (Фіг. 3) регістр відліку часу 37, суматор 38, перший39 і другий 40 лічильники, перший 41 і другий 42 компаратори, перший керований формувач імпульсу 43, регістр часу 44, перший 45 і другий 46 тригери, перший формувач імпульсу 47, мультиплексор 2×1 48, перший 49 і другий 50 блоки 21, перший блок 2АБО-НІ 51, третій тригер 52, другий формувач імпульсу 53, перший буфер 54 із третім станом виходу, перший лічильник-подільник 4 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 частоти 55, другий керований формувач імпульсу 56, другий буфер 57 із третім станом виходу, перший блок 2АБО 58, другий блок 2АБО-НІ 59, другий лічильник-подільник частоти 60, другий блок 2АБО 61, послідовно-паралельний регістр 62, третій лічильник 63, інвертор 64, третій компаратор 65, регістр даних часу 66, четвертий компаратор 67, четвертий тригер 68, третій буфер 69 із третім станом виходу, третій керований формувач імпульсу 70, вхід даних 71 першого лічильника 39 з'єднаний з виходом суматора 38, першим входом першого компаратора 41 і з входом даних регістра відліку часу 37, вхід синхронізації запису 72 якого з'єднаний із входом запису даних першого лічильника 39 і підключений до виходу переносу першого лічильника-подільника 55 і входу керування другого керованого формувача імпульсу 56, вхід синхронізації якого з'єднаний з тактовими входами першого і другого лічильників 39, 40, третього тригера 52, входом керування першого керованого формувача імпульсу 43 і з виходом 73 переносу другого лічильника-подільника 60, тактовий вхід якого підключений до тактового входу 33 блока таймера 19, вхід скидання регістра відліку часу 37 з'єднаний із входами скидання першого і другого лічильників 39, 40, третього тригера 52, підключений до виходу першого блока 2АБО 58 і до першого виходу переривання по сигналу синхронізації секунди (1PPS) 30 блока таймера 19, вихід регістра відліку часу 37 підключений до першого входу 74 суматора 38, другий вхід якого 75 підключений до коду константи К1, рівної частки від поділу періоду рахунку першого лічильника-подільника 55 на період тактових імпульсів на виході 73 другого лічильника-подільника 60, вхід переносу 76 першого лічильника 39 з'єднаний з виходом першого блока 2АБО-НІ 51, вихід 77 з'єднаний із другим входом першого компаратора 41, першими групами входів другого входу другого компаратора 42 і входу регістра часу 44, друга група входів яких підключена до виходу 78 другого лічильника 40, вхід переносу 79 якого з'єднаний з виходом переносу першого лічильника 39, тактовий вхід першого керованого формувача імпульсу 43 і вхід керування 94 першого буфера 54 підключені до входу керування 32 блока таймера 19 і призначений для сигналу вибірки регістра часу, перший вхід 80 другого компаратора 42 підключений до коду константи К2, що дорівнює числу тактових імпульсів на виході 73 другого лічильника-подільника 60 за секунду, вихід першого керованого формувача імпульсу 43 підключений до тактового входу 81 регістра часу 44, вхід даних першого тригера 45, з'єднаний із другим входом першого блока 2І 49 і входом переносу першого лічильникаподільника 55, підключений до входу сигналу синхронного режиму 82 таймера, що підключений до входу керування 32 блока таймера 19, тактовий вхід першого тригера 45 з'єднаний із другим входом мультиплексора 48 і підключений до входу 83 зовнішньої частоти синхронізації таймера, що підключений до входу синхронізації часу 14, вхід скидання 84 першого тригера 45 підключений до виходу першого формувача імпульсу 47, вихід 85 першого компаратора 41 з'єднаний з першим входом першого блока 2І 49, вихід якого з'єднаний з першим входом 86 першого блока 2АБО-НІ 51, другий вхід якого 87 з'єднаний з виходом блока 2І 50, перший вхід 88 якого з'єднаний з виходом другого блока 2АБО 61, другий вхід з'єднаний з виходом 89 другого компаратора 42 і з входом даних третього тригера 52, вихід якого 90 з'єднаний з тактовим входом другого формувача імпульсу 53, вихід якого 91 з'єднаний із входом другого буфера 57, вихід якого 92 з'єднаний із входом-виходом секундної синхронізації підключений до входу синхронізації часу 14 та до першого входу першого блока 2АБО 58, другий вхід якого з'єднаний зі входом скиду першого лічильника-подільника 55 і з сигналом початкової установки 101, що підключений до входу керування 32 блока таймера 19, вихід регістра часу 44 підключений до входу 93 першого буфера 54, вихід якого підключений до входу-виходу даних 95 шини адреси і даних 27, вихід першого тригера 45 підключений до входу даних 96 другого тригера 46, тактовий вхід якого з'єднаний з тактовим входом першого формувача імпульсу 47, з першим входом мультиплексора 48 та підключений до лінії сигналу власної частоти синхронізації таймера 97, що підключений до входу керування 32 блока таймера 19 і підключений до виходу частоти синхронізації таймера шини синхронізації часу 14, вихід 98 другого тригера 46 підключений до перших входів другого блока 2АБО-НІ 59, другого блока 2АБО 61 і до керуючого входу мультиплексора 48, вихід 99 якого з'єднаний з тактовим входом першого лічильника-подільника 55, вхід початкової установки 100 якого з'єднаний з виходом другого керованого формувача імпульсу 56, другі входи других блоків 2АБО-НІ 59 і 2АБО 61 з'єднані та підключені до входу керування режимом зовнішніх даних часу 102, що підключений до входу керування 32 блока таймера 19, вихід 103 другого блока 2АБО-НІ 59 підключений до керуючого входу другого буфера 57, послідовний вхід послідовно-паралельного регістра 62 підключений до сигналу даних часу 104, підключеного до шини синхронізації часу 14, до якої підключений сигнал частоти синхронізації 105 даних часу, підключений до входу інвертора 64 і до тактових входів третього лічильника 63 та послідовно-паралельного регістра 62, паралельний вихід 106 якого підключений до входу даних регістра даних часу 66 і до другого 5 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 входу третього компаратора 65, перший вхід 107 якого підключений до коду стартової послідовності, вихід 108 підключений до входу даних четвертого тригера 68, тактовий вхід якого 109 підключений до виходу інвертора 64 і з'єднаний з тактовим входом третього керованого формувача імпульсу 70, вихід якого підключений до другого виходу переривання 31 за даними часу блока таймера 19 і підключений до входу скидання четвертого тригера 68 і входу синхронізації запису регістра даних часу 66, вихід якого 110 з'єднаний із входом третього буфера 69, вихід якого підключений до входу-виходу даних 95 шини адреси і даних 27, керуючий вхід підключений до сигналу вибірки регістра даних часу 111, що підключений до входу керування 32 блока таймера 19, вихід 112 четвертого тригера 68 підключений до входу скидання третього лічильника 63, вихід якого 113 підключений до першого входу четвертого компаратора 67, другий вхід 114 якого підключений до коду числа біт даних часу, вихід 115 підключений до керуючого входу третього керованого формувача імпульсу 70. Пристрій працює наступним чином. Центральний процесор 1 (Фіг. 1) з'єднується з інтерфейсними модулями (від одного до шістнадцяти) 5 за допомогою об'єднуючої панелі з уніфікованим інтерфейсом PCI (Compact PCI). Після установки операційної системи і необхідного програмного забезпечення пристрій може виконувати функції термінала системи моніторингу з локальним або віддаленим керуванням (у другому випадку використовують порт Ethernet 2). Центральний процесор 1 через порт RS232 3 настроює призначений для синхронізації часу приймач точного часу 9 та контролює його стан. Приймач точного часу 9 на першому виході 8 щосекунди передає по інтерфейсу RS232 значення часу (число секунд), що наступить по наступному фронту сигналу 1PPS на другому виході 10, додатково приймач генерує сигнал опорної частоти 2048 кГц на третьому виході 11, який використовують для синхронізації територіально розподіленого комунікаційного устаткування. Перераховані сигнали через модуль узгодження 7 і з'єднувач 13 підключені до шини синхронізації часу 14, що підключена до входів синхронізації часу інтерфейсних модулів 5. Шина синхронізації часу 14 містить (щодо інтерфейсних модулів 5) вихід і вхід сигналів частоти синхронізації таймера, вхід-вихід сигналу 1 PPS, вхід сигналу послідовних даних часу і вхід сигналу частоти синхронізації даних часу. Інтерфейсні модулі 5, працюючи як система реального часу, можуть обробити переривання по сигналу 1PPS із затримкою не більше 0,5 мкс, що дає можливість визначати час з розподільчою здатністю 1 мкс. Опорна частота на третьому виході 11 приймача точного часу 9 може бути використана для синхронізації таймерів інтерфейсних модулів 5 на інтервалах часу, кратних числу мікросекунд, які можна одержати поділом частоти 2048 кГц, мінімальний такий час дорівнює 125 мкс. Отже, похибка визначення часу різними інтерфейсними модулями 5 дорівнюватиме сумі відхилення часу кожного з інтерфейсних модулів 5 за час 125 мкс і різниці фаз між фронтами тактових частот таймерів. Якщо таймер інтерфейсних модулів виконаний на основі кварцового резонатора з параметром стабільності 30 РРМ, то за час 125 мкс його відхилення від номіналу складатиме 3,75 не, що порівняно з різницею фаз, яка залежить від розподільчої спроможності таймера і для даного випадку становить 1 мкс несуттєве. Опорна частота може бути підключена через з'єднувач 13 до входів частоти синхронізації таймерів модулів 5 по шині синхронізації часу 14. Коли приймач точного часу 9 відсутній то по шині 14 можна синхронізувати таймери інтерфейсних модулів 5 за допомогою одного з них. Вихід частоти синхронізації таймера і вихід 1PPS одного з інтерфейсних модулів 5 підключають по шині 14 до входів частоти синхронізації таймера і входів 1PPS всіх інших інтерфейсних модулів 5 у пристрої. Причому, якщо на вході частоти синхронізації таймера інтерфейсних модулів 5 сигнал присутній його вхід-вихід 1PPS є входом, якщо сигнал відсутній - виходом. Як частота синхронізації таймера використовується частота синхронізації даних, виділена з одного з первинних цифрових потоків, також рівна 2048 кГц. Модуль узгодження 7 призначений для перетворення логічних рівнів сигналів на виходах 8, 10, 11 приймача точного часу 9 у логічні рівні шини 14. З'єднувач 13 призначений для зручності використання пристрою поза системою моніторингу як прилад для аналізу протоколів спільноканальної синхронізації без використання приймача точного часу. Пристрій може бути використаний для пасивного та активного моніторингу. Функції прийому, передачі й обробки даних виконують інтерфейсні модулі 5 (Фіг. 2). Обробка даних полягає в тому, що в прийнятих даних необхідно виділити канальні інтервали, що містять сигнальну інформацію, і з урахуванням відомої структури даних виділити сигнальні пакети, визначити час їх прийому і передати центральному процесору 1. Перераховані функції виконують апаратні засоби блоків інтерфейсу 15, блоки прийому-передачі даних 16 та сигнальний процесор 18. Для цього перед початком роботи центральний процесор 1 за допомогою блока мосту 21 завантажує в пам'ять сигнального процесора 18 програму через його 6 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 порт вводу-виводу 36 і дає дозвіл на роботу. Сигнальний процесор 18 настроює блоки інтерфейсу 15 і блок таймера 19 та виконує обробку даних, що надходять від блоків інтерфейсу 15 і фіксуються в пам'яті блоків прийому-передачі даних 16. В режимі пасивного моніторингу до прийомних і передавальних ліній ланки сигналізації паралельно підключають входи 23 блоків інтерфейсу 15. Для нормальної роботи ліній зв'язку вхідний опір входів 23 повинен бути не менше 1200 Ом. В режимі активного моніторингу пристрій включають у розрив ланки, забезпечуючи безперервність ліній зв'язку передачею даних зі входів 23 на виходи 24, підключених до двох сторін розриву. У цьому режимі вхідний опір повинен бути узгоджений з хвильовим опором лінії зв'язку (75/100/120 Ом). Конфігурацію входів блоків інтерфейсу 15 залежно від режиму задає центральний процесор 1, записуючи через блок мосту 21 в блок синхронізації 17 відповідний код, що по шині синхронізації 28 транслюється блокам інтерфейсу 15. Функції блоків інтерфейсу 15 полягають у тому, щоб з вхідних первинних цифрових потоків виділити тактову частоту, визначити початок кожного фрейму та перетворити аналогові вхідні сигнали в цифрові послідовності біт і передати їх на виходи 25 для наступного перетворення блоками прийому-передачі даних 16 у паралельну форму побайтно із записом прийнятих даних у пам'ять, що у наступному фреймі будуть доступні для читання і подальшої обробки сигнальним процесором 18, аналогічно блоки інтерфейсу 15 перетворюють цифрові дані, що надходять на їх входи 26, у структуровані послідовності та передають їх у вигляді аналогових сигналів на зовнішні виходи 24, цифрові послідовності формують блоки прийому-передачі даних 16 шляхом вичитування даних, у попередньому фреймі записаних у їх пам'ять сигнальним процесором 18. Сигнальні пакети спільноканальної сигналізації передають по одному або декільком канальним інтервалам розміром один байт. Тому дані для обробки блок прийомупередачі даних 16 формує таким чином, що вони знаходяться в його пам'яті за постійною адресою і сигнальний процесор 18 обновлює їх у кожному фреймі. Для доступу до пристроїв блоків інтерфейсу 15 та до пам'яті прийнятих даних і даних для передачі блоків прийомупередачі даних 16 сигнальний процесор 18 з'єднаний з даними блоками шиною адреси і даних 27, що також підключена до блока синхронізації 17 та до блока таймера 19. Блок синхронізації 17 виконує функцію дешифрації пристрою, з яким взаємодіє сигнальний процесор 18, сигнали вибору він передає по шині синхронізації 28 блокам інтерфейсу 15 та блокам прийому-передачі даних 16 блока таймера 19 на його вхід керування 32. Блок синхронізації 17 формує сигнал переривання на першому виході переривання 29 по N фреймовим сигналам, які формують блоки інтерфейсу 15 та передають йому по шині синхронізації 28, з можливістю визначення, який з N блоків інтерфейсу 15 викликав переривання, і таким чином дає можливість сигнальному процесору 18 синхронізувати процеси обробки з періодом проходження даних. Для керування вхідним опором зовнішніх входів 23 і станом зовнішніх виходів 24 блоків інтерфейсу 15 і керування блоком таймера 19 з боку центрального процесора 1 вхід даних блока синхронізації 17 підключений до внутрішньої шини вводу-виводу 34 блока моста 21 із шиною РСІ 6, керування записом даних здійснюється по першому виходу керування 35, що містить виходи сигналів вибору регістрів блока 17 і вихід сигналу запису. Порт вводу-виводу сигнального процесора 18 підключений до внутрішньої шини вводу-виводу 34 блока моста 21 і взаємодіє з ним за допомогою другого входу-виходу керування 36, що включає виходи сигналів запису в порт вводу-виводу сигнального процесора 18 адреси і даних, вихід сигналу читання даних, вихід сигналу переривання до сигнального процесора 18 від центрального процесора 1 та вхід сигналу переривання від сигнального процесора 18 до центрального процесора 1. Переривання програми від центрального процесора 1 до сигнального процесора 18 здійснюється через шину РСІ 6 тоді, коли центральний процесор 1 через порт вводу-виводу 36 записав в пам'ять сигнального процесора 18 команду і перериванням ініціює її виконання сигнальним процесором 18. Переривання від сигнального процесора 18 до центрального процесора 1 через шину РСІ 6 слідують тоді, коли сигнальний процесор 18 прийняв пакети даних, або зафіксував зміну стану вхідних ліній 23 і таким чином інформує центральний процесор 1, щоб він вичитав дані з його пам'яті. Для синхронізації обробки часу блок таймера 19 щосекунди генерує сигнал переривання на першому виході переривання по сигналу синхронізації секунди (1PPS) 30 та сигнал переривання по завершенню прийому даних часу з шини 14 на другому виході переривання 31. Тактову частоту 33 для роботи сигнального процесора 18 і таймера 19 формує блок генератора 20. Для забезпечення автономної роботи інтерфейсних модулів 5 блок 22 містить з'єднувач уніфікованого інтерфейсу PC104plus і схему узгодження сигналів шин РСІ і PC104plus. Контакти з'єднувача шини PC104plus підключені паралельно до контактів з'єднувача шини РСІ 6. Конструктивно підключення виконане таким чином, що лінії які з'єднують контакти шини РСІ 6 і контакти блока моста 21, проходять через контакти з'єднувача шини PC104plus, чим 7 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 досягається мінімальна довжина з'єднань, не перевищуюча обмеження, накладені вимогами специфікації на шину РСІ. Коли необхідна автономна робота інтерфейсних модулів 5, то до шини PC104plus підключають процесор, виконаний у форматі PC 104 (розміром ~100×100×20 мм), що виконує функції системного або центрального процесора. Блок таймера 19 (Фіг. 3) працює в трьох режимах. Режим часу задає центральний процесор 1, записуючи код режиму в блок синхронізації 17. Блок синхронізації 17 передає код на вхід керування 32 блока таймера 19. У режимі автономної роботи, коли сигнали керування на вході 82 синхронного режиму і на вході 102 зовнішніх даних часу пасивні, з виходу 73 другого лічильника-подільника 60 імпульси тривалістю половини періоду тактової частоти 33 і з періодом 1 мкс. надходять на тактові входи першого 39 і другого лічильників 40 та третього тригера 52. Лічильники здійснюють відлік однієї секунди, що фіксується за допомогою другого компаратора 42, до першого входу якого підключений код константи К2, що в даному випадку рівна 999999, до другого входу підключені виходи першого і другого лічильників 39 і 40. Коли стан першого і другого лічильників дорівнює К2 третій тригер 52 по фронту імпульсу з виходу 73 другого лічильника-подільника 60 фіксує активний рівень на виході 89 другого компаратора 42 та ініціює своїм виходом 90 генерацію імпульсу другим формувачем імпульсу 53, що через другий буфер 57 та перший блок 2АБО 58 скидає перший і другий лічильники 39, 40 і третій тригер 52 та по виходу 30 ініціює переривання програми сигнального процесора 18, що веде лічильник числа секунд з моменту початку роботи. Для визначення часу події сигнальний процесор 18 зчитує час за допомогою сигналу вибору регістра часу на вході керування 94 першого буфера 54 і першого керованого формувача імпульсу 43, який по фронту сигналу на вході 94 формує імпульс на тактовому вході 81 регістра часу 44, що перезаписує значення першого і другого лічильників 39, 40 у регістр часу 44. Сигнал вибору регістра часу на вході керування 94 першого буфера 54 дозволяє підключення виходу 93 регістра часу 44 через перший буфер 54 до шини вводу-виводу даних 95. Якщо в момент проходження фронту сигналу вибору регістра часу на вході 94 присутній активний рівень тактового імпульсу на виході 73 другого лічильника-подільника 60, то формування імпульсу на тактовому вході 81 регістра часу 44 затримується до переходу тактового імпульсу у пасивний стан. Тому тривалість сигналу вибору регістра часу повинна перевищувати тривалість тактового імпульсу на виході 73 другого лічильника-подільника 60. Оскільки регістр часу 44 містить 20 біт, то перший буфер 54 має бути промасштабований на формат шини вводу-виводу даних 95 і сигнал на вході керування 94 першого буфера 54 повинен містити сигнали вибору окремих байт або слів. Перший керований формувач імпульсу 43 ініціює сигнал вибору того байта/слова, що читається першим. Час події визначається як астрономічний час початку роботи кожного з інтерфейсних модулів 5 в пристрої який фіксує центральний процесор 1 і до якого він додає час тривалості роботи інтерфейсних модулів 5 в секундах, що веде сигнальний процесор 18, і числа мікросекунд, зчитаних сигнальним процесором 18 у момент події з першого і другого лічильників 39, 40. Кожен прийнятий интерфейсним модулем 5 сигнальний пакет спільноканальної сигналізації при передачі центральному процесору 1 супроводжується пакетом часу, що містить число секунд і мікросекунд з моменту початку роботи до моменту фіксації прийому сигнального пакета. У синхронному режимі активний сигнал на вході 82. Синхронний режим полягає в тому, що робота першого і другого лічильників 39, 40 здійснюється аналогічно попередньому режиму і додатково перший лічильник 39 синхронізується з періодом К1=125 мкс, що задає перший лічильник-подільник 55 за внутрішньою або зовнішньою частотою синхронізації таймера, що підключені відповідно до входів блока таймера 97 і 83, які відповідно підключені до входу керування 32 і входу шини синхронізації 14. Синхронізація відбувається наступним чином. Нехай у регістр відліку часу 37 і перший лічильник 39 записаний деякий час відліку, тоді на виході суматора 38 встановиться код Т0+К1. Якщо перший лічильник 39 випереджає перший лічильник-подільник 55, то коли його значення стане рівним Т0+К1 перший компаратор 41 встановить активний рівень сигналу на виході 85, який через перший блок 21 49 і перший блок 2АБО-НІ 51 зніме активний сигнал по входу переносу 76 і зупинить перший лічильник 39. Активний сигнал на виході переносу 72 першого лічильника-подільника 55 дозволить по фронту тактового імпульсу з виходу 73 другого лічильника-подільника 60 записати в перший лічильник 39 код Т0+К1. По задньому фронту сигналу на виході переносу 72 у регістр відліку часу 37 буде записано наступне значення часу відліку Т1=Т0+К1, на виході суматора 38 встановиться значення Т1+К1, що зніме активний рівень сигналу на виході 85 першого компаратора 41 і дозволить роботу першого лічильника 39. Коли перший лічильник 39 відстає від першого лічильника-подільника 55, то по сигналу на виході переносу 72 виконується запис наступного часу відліку в перший лічильник 39 і регістр відліку часу 37. Якщо на вході зовнішньої частоти 83 8 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 присутній сигнал, то перший тригер 45 буде встановленим і по фронту частоти на вході 97 дозволить установку другого тригера 46, при цьому імпульс з виходу 84 першого формувача імпульсу 47 скине перший тригер 45, що знову буде встановленим по наступному фронту частоти на вході 83. Таким чином, якщо сигнал частоти на вході 83 присутній постійно, то другий тригер 46 буде встановлений постійно. Якщо на виході 98 другого тригера 46 пасивний рівень (другий тригер 46 скинутий), то до виходу 99 мультиплексора 48 підключена частота з входу 97 і на виході другого блока 2АБО-НЕ 59 буде рівень, що дозволяє другому буферу 57 передавати на вхід-вихід 92 сигнал синхронізації секунди 1PPS, якщо другий тригер 46 встановлений то на виході мультиплексора 48 частота з входу 83 і на виході другого блока 2АБО-НЕ 59 рівень, що забороняє передачу другому буферу 57, сигнал синхронізації секунди 1PPS приймається по входу-виходу 92. Якщо перший і другий лічильники 39, 40 досягли коду секунди раніше зовнішнього імпульсу сигналу синхронізації секунди 1PPS і на виході 89 другого компаратора 42 встановився активний рівень сигналу, то сигналом на виході 98 другого тригера 46 через другий блок 2АБО 61, другий блок 2І 50 і перший блок 2АБО-НЕ 51 буде знятий активний сигнал на вході переносу 76 і перший і другий лічильники 39, 40 зупиняться в стані 999999 та будуть скинуті зовнішнім сигналом синхронізації секунди 1PPS по входу-виходу 92 через перший блок 2АБО 58. Якщо зовнішній сигнал синхронізації секунди 1PPS надійде раніше, то він скине перший і другий лічильники 39, 40. Час подій у пристрої визначається аналогічно попередньому режиму. Таким чином, таймери усіх інтерфейсних модулів 5 у пристрої можна синхронізувати одною частотою по входу 97, що підключена до шини синхронізації 14 одного з інтерфейсних модулів 5. Тому різниця ходу таймерів різних інтерфейсних модулів буде визначатися різницею фронтів тактових імпульсів на виході 73 другого лічильника-подільника 60 та з урахуванням малого зсуву частоти на тактовому вході 33 за період синхронізації не перевищує періоду тактових імпульсів, рівного 1 мкс. Розрядність першого лічильника 39 повинна перевищувати розрядність константи К1, якщо К1=125 мкс, то перший лічильник 39, регістр відліку часу 37 й суматор 38 - восьмирозрядні, відповідно другий лічильник 40 дванадцятирозрядний. Режим зовнішніх даних часу встановлює активний рівень сигналу на вході 102. Даний режим може бути встановлений за умови, що підключено приймач точного часу 9. Залежно від сигналу на вході 82 синхронного режиму таймер працює аналогічно першому або другому режиму і додатково керується сигналом на вході 102 зовнішніх даних часу, який через другий блок 2АБОНЕ 59 відключає другий буфер 57 і через другий блок 2АБО 61 припиняє роботу першого і другого лічильників 39, 40, якщо вони досягли секунди раніше зовнішнього сигналу синхронізації секунди 1PPS на вході-виході 92, сигнал синхронізації секунди 1PPS також скидає лічильники, якщо вони не досягли значення секунди. В якості зовнішньої частоти синхронізації таймера на вході 83 можна використовувати опорну частоту на виході 11 приймача часу 9, а якщо вона відсутня, то частоту на вході 97 одного з інтерфейсних модулів 5 у пристрої. В режимі зовнішніх даних часу на вхід 104 послідовно-паралельного регістра 62 надходять дані часу, що синхронізує тактова частота імпульсів на вході 105. Якщо на виході 106 послідовнопаралельного регістра 62 виявлений код стартової послідовності, наприклад, на тлі попередніх логічних одиниць перші чотири нулі, то третій компаратор 65 формує активний рівень сигналу на виході 108, що дозволяє встановлення четвертого тригера 68 по задньому фронту імпульсу на вході 105 через інвертор 64, тригер 68 сигналом на виході 112 дозволяє прийом заданого числа біт коду часу, що контролюють третій лічильник 63 і четвертий компаратор 67. Коли стан третього лічильника 63 дорівнює коду числа біт на другому вході 114 четвертого компаратора 67, то активний рівень сигналу на виході 115 компаратора 67 дозволяє третьому керованому формувачу імпульсу 70 по задньому фронту імпульсу на вході 105 генерувати імпульс на виході 31, що переписує стан послідовно-паралельного регістра 62 у регістр даних часу 66 і скидає четвертий тригер 68, який скидає третій лічильник 63. Сигнал з другого виходу переривання 31 блока таймера 19 ініціює переривання програми сигнального процесора 18 для читання даних часу. В циклі зчитування часу блок синхронізації 17 генерує сигнал вибору регістра даних часу по входу 111, який дозволяє підключити вихід 110 регістра даних часу 66 до шини вводу-виводу даних 95. Якщо число біт коду часу і, відповідно, регістрів послідовно-паралельного 62 і даних часу 66 перевищує число біт шини вводу-виводу даних 95, то третій буфер 69 повинен бути промасштабованим на розмір шини вводу-виводу 95 (побайтно або послідовно) і по входу 111 потрібно формувати сигнали вибору кожного байта або слова. Зчитане з регістру даних часу 66 сигнальним процесором 18 значення часу стане астрономічним часом по наступному сигналу синхронізації секунди 1PPS, який буде прийнятий по входу-виходу 92 і викличе переривання програми сигналом на першому виході переривання 30 блока таймера 19. У даному режимі сигнальний процесор 18 визначає час подій як суму астрономічного часу і значення числа 9 UA 114004 U 5 10 15 20 25 30 мікросекунд, зчитаних сигнальним процесором 18 у момент події з першого і другого лічильників 39, 40. Кожен прийнятий сигнальний пакет сигнального процесора 18 супроводжується пакетом коду часу, який може бути скоригований центральним процесором з урахуванням часового пояса. У пристрої що заявляється, послідовні дані з виходу блоків інтерфейсу 15 в кожному фреймі, що синхронізовані власними частотами і фреймовими сигналами, надходять на входи блоків прийому-передачі даних 16, які перетворюють їх в паралельну форму і записують у пам'ять, доступну для читання сигнальним процесором 18 у довільний момент наступного фрейму. Аналогічно здійснюється передача. У довільний момент поточного фрейму сигнальний процесор 18 записує в пам'ять блоків прийому-передачі даних 16 дані, які у наступному фреймі надходять на входи блоків інтерфейсу 15 і потім у лінії 24. Таким чином, у пристрої що заявляється, обмін даними сигнального процесору 18 та первинних цифрових потоків синхронізований N сигналами частоти синхронізації даних на відміну від прототипу, де обмін синхронізований тільки однією частотою синхронізації комутаційної матриці. Застосування комутаційної матриці в системі моніторингу можливе лише тоді, коли дані первинних цифрових потоків синхронізуються однією частотою і між входами первинних цифрових потоків відсутня девіація частоти. Порівняно з прототипом пристрій, що заявляється, забезпечує більш високу точність обробки даних (оскільки в прийом і передача даних здійснюється на власних частотах кожного з потоків), можливість визначення астрономічного часу подій у контрольованій ланці на рівні пристроїв, що ці події фіксують (через що тривалість інтервалу від моменту виявлення події до визначення її часу мінімальна), апаратну синхронізацію таймерів інтерфейсних модулів пристрою, автономну роботу інтерфейсних модулів. До того ж, інтерфейсні модулі пристрою, що заявляється, містять тільки один сигнальний процесор, що дозволяє знизити вартість пристрою не втративши його функціональних властивостей. Джерела інформації: 1. США, Inet Technologies, Inc. 001spectra_01.0403.pdf 2. Гольдштейн Б.С. Сетевой мониторинг: проблемы и решения. Вестник связи, № 4, 2002. 3. США, Telesoft-technologies, ITU Telecom World 2003-Exhibition Catalogue, Ansty_4000Mon_DS.pdf - прототип. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 35 40 45 50 55 60 Пристрій моніторингу спільноканальної сигналізації, до складу якого входять центральний процесор, що містить порти RS232, Ethernet і порт керування та відображення, та від одного до шістнадцяти інтерфейсних модулів, з'єднаних між собою та з центральним процесором шиною РСІ, який відрізняється тим, що додатково містить приймач точного часу, модуль узгодження і з'єднувач, при цьому до входу-виходу керування та стану приймача точного часу підключений порт RS232 центрального процесора, а його перший, другий і третій виходи підключені до першого, другого і третього входу модуля узгодження, вихід якого через з'єднувач підключений до шини синхронізації часу, яка підключена до входів синхронізації часу інтерфейсних модулів, причому інтерфейсний модуль містить N блоків інтерфейсу, N блоків прийому-передачі даних, блок синхронізації, блок таймера, блок сигнального процесора, блок моста із шиною РСІ, блок інтерфейсу із шиною PC104plus і блок генератора, вихід якого підключений до тактових входів сигнального процесора і блока таймера, зовнішні входи, вхід-вихід і вихід якого підключені до входу шини синхронізації часу, вхід керування підключений до виходу блока синхронізації, перший і другий виходи переривання підключені до другого і третього входів переривання сигнального процесора, перший вхід переривання якого підключений до виходу переривання блока синхронізації, входи і виходи синхронізації якого підключені до шини синхронізації обміну даними, що підключена до виходів і входів синхронізації блоків інтерфейсу, зовнішні входи і виходи яких призначені для підключення до контрольованих ліній зв'язку паралельно (тільки входи) або в розрив (входи і виходи), входи і виходи 1…N блоків інтерфейсу підключені до виходів і входів відповідних 1…N блоків прийому-передачі даних, входи-виходи даних, входи адреси і входи синхронізації запису і читання підключені до шини адреси і даних, що підключена до аналогічних входів-виходів і входів блоків прийому-передачі даних, блоків синхронізації і таймера і до виходів-входів даних, виходів адреси і виходів сигналів синхронізації запису і читання сигнального процесора, порт вводу-виводу якого підключений до входу даних блока синхронізації і до внутрішньої шини вводу-виводу даних блока моста, зовнішній вхід-вихід якого через блок інтерфейсу з шиною PC 104plus, з якою з'єднаний паралельно, підключений до шини 10 UA 114004 U 5 10 15 20 25 30 35 40 45 50 55 60 РСІ, перший вихід керування блока моста з'єднаний зі входом запису даних блока синхронізації, другий вихід-вхід керування з'єднаний з входом-виходом керування портом вводу-виводу сигнального процесора, входи керування блоків прийому-передачі даних підключені до шини синхронізації, причому блок таймера містить перший, другий і третій лічильники, перший, другий і третій керовані формувачі імпульсу, перший, другий, третій і четвертий компаратори, регістр часу, перший, другий, третій і четвертий тригери, перший і другий формувачі імпульсу, перший, другий і третій буфери з третім станом виходу, перший і другий блоки 2АБО, перший і другий лічильники-подільники, регістри відліку часу і даних часу, послідовно-паралельний регістр, суматор, перший і другий блоки 2І, перший і другий блоки 2АБО-НІ, мультиплексор і вхід шини синхронізації блока таймера, що містить вихід частоти синхронізації таймера, підключений до входу керування блока таймера і до тактових входів другого тригера і першого формувача імпульсу і до першого входу мультиплексора, вхід тактової частоти синхронізації таймера, підключений до тактового входу першого тригера і до другого входу мультиплексора, вхід-вихід сигналу синхронізації секунди, підключений до виходу другого буфера і до першого входу першого блока 2АБО, вхід даних часу, підключений до входу послідовно-паралельного регістра, і вхід частоти синхронізації даних часу, підключений до тактових входів послідовнопаралельного регістра і третього лічильника і до входу інвертора, вхід другого лічильникаподільника підключений до входу тактової частоти блока таймера, вихід з'єднаний з тактовими входами першого і другого лічильників, третього тригера, входом керування першого керованого формувача імпульсу, тактовий вхід якого підключений до входу керування блока таймера і підключений до входу керування першого буфера з третім станом виходу, вихід якого підключений до шини вводу-виводу даних, що підключена до шини адреси і даних інтерфейсного модуля, вхід підключений до виходу регістра часу, тактовий вхід якого підключений до виходу першого керованого формувача імпульсу, вхід даних підключений до виходів першого і другого лічильників і до другої групи входів другого входу другого компаратора, до першої групи входів другого входу якого підключений вихід першого лічильника, з'єднаний з другим входом першого компаратора, перший вхід другого компаратора підключений до коду константи, що дорівнює числу імпульсів на виході другого лічильникаподільника за секунду, вихід підключений до другого входу другого блока 2І і до входу даних третього тригера, вихід якого підключений до тактового входу другого формувача імпульсу, вхід початкової установки блока таймера, що підключений до його входу керування, підключений до входу скидання першого лічильника-подільника і підключений до другого входу першого блока 2АБО, вихід якого підключений до першого виходу переривання блока таймера і з'єднаний із входами скидання третього тригера, регістра відліку часу, першого лічильника і другого лічильника, вхід переносу якого з'єднаний з виходом переносу першого лічильника, вхід даних регістра відліку часу з'єднаний із входом даних першого лічильника, з першим входом першого компаратора і з виходом суматора, перший вхід якого з'єднаний з виходом регістра відліку часу, тактовий вхід якого з'єднаний з виходом переносу першого лічильника-подільника, зі входом керування другого керованого формувача імпульсу і зі входом дозволу запису першого лічильника, вхід переносу якого з'єднаний з виходом першого блока 2АБО-НІ, вихід першого компаратора підключений до першого входу першого блока 2І, другий вхід якого з'єднаний із входом даних першого тригера, входом переносу першого лічильника-подільника і підключений до входу керування блока таймера, що задає синхронний режим роботи блока таймера, вихід першого блока 2І підключений до першого входу першого блока 2АБО-НІ, другий вхід якого підключений до виходу другого блока 2І, перший вхід якого підключений до виходу другого блока 2АБО, вихід другого формувача імпульсу підключений до входу другого буфера з третім станом виходу, вхід керування якого підключений до виходу другого блока 2АБО-НІ, перший вхід якого підключений до виходу другого тригера, першого входу другого блока 2АБО і до входу керування мультиплексора, вихід якого з'єднаний з тактовим входом першого лічильникаподільника, вхід початкової установки якого з'єднаний з виходом другого керованого формувача імпульсів, тактовий вхід якого з'єднаний з виходом другого лічильника-подільника, вихід першого формувача імпульсів з'єднаний із входом скидання першого тригера, вихід якого з'єднаний із входом даних другого тригера, другі входи другого блока 2АБО-НІ і другого блока 2АБО з'єднані і підключені до входу керування блока таймера, що задає режим зовнішніх даних часу, до другого входу суматора підключений код константи, що дорівнює частці від поділу періоду перерахування першого лічильника-подільника на період імпульсів на виході другого лічильника-подільника, розрядність першого лічильника мінімально перевищує розрядність коду даної константи, сумарна розрядність першого і другого лічильників мінімально перевищує число тактових імпульсів з виходу другого лічильника-подільника за секунду, вихід послідовнопаралельного регістра з'єднаний зі входом регістра даних часу і другим входом третього 11 UA 114004 U 5 10 компаратора, перший вхід якого підключений до коду стартової послідовності, вихід з'єднаний зі входом даних четвертого тригера, тактовий вхід якого з'єднаний з тактовим входом третього керованого формувача імпульсу і підключений до виходу інвертора, вихід регістра даних часу підключений до входу третього буфера з третім станом виходу, вихід якого підключений до шини вводу-виводу даних, що підключена до шини адреси і даних інтерфейсного модуля, вхід керування підключений до входу керування блока таймера, другий вихід переривання якого підключений до виходу третього керованого формувача імпульсу і з'єднаний з тактовим входом регістра даних часу і входом скидання четвертого тригера, інверсний вихід якого з'єднаний із входом скидання третього лічильника, вихід якого з'єднаний з першим входом четвертого компаратора, другий вхід якого підключений до коду числа бітів даних часу, вихід підключений до керуючого входу третього керованого формувача імпульсів. 12 UA 114004 U Комп’ютерна верстка А. Крижанівський Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 13