Пристрій для визначення середньої потужності перешкод, діючих у каналі передачі інформації широкосмугової інформаційної системи

Корисна модель належить до галузі вимірювальної техніки, зокрема, до пристроїв передачі інформації за допомогою широкосмугових радіосигналів і може використовуватися, наприклад, при проектуванні засобів передачі інформації, а також у системах кодування інформації та керування потужністю радіосигналів. Найбільш близьким пристроєм до того, що заявляється, є пристрій для визначення середньої потужності перешкод, діючих у каналі передачі інформації широкосмугової інформаційної системи, що описаний в [патенті US №55632252В1, Н04В7/00, 2003]. Модель містить послідовне з'єднання блоків: перемножувач, вхід якого є входом пристрою, перший суматор, блок затримки, з виходу якого сигнал подається на неінвертуючий вхід другого суматора, квадратор, накопичувач, фільтр, вихід якого є виходом пристрою. До недоліків схеми прототипу відносяться: низька точність вимірювання, викликана нездатністю приладу до вимірювання потужності перешкод із значним значенням функції кореляції, не повністю враховуються значення складової, яка вноситься завдяки періодичним перешкодам з періодом, кратним періоду передачі одиниці інформації у системі зв'язку, тобто пристрій має високу похибку вимірювання в умовах дії перешкод даного типу. В основі корисної моделі поставлена задача удосконалити відомий пристрій шляхом введення нових елементів та зв'язків, що забезпечує підвищення точності визначення величини середньої потужності за рахунок зменшення похибки вимірювання. Поставлена задача вирішується тим, що в пристрої для визначення середньої потужності перешкод, діючих у каналі передачі інформації широкосмугової інформаційної системи, що містить перемножувач, вхід якого є входом пристрою; лінія затримки, послідовно включені перший суматор та перший квадратор; накопичувач, новим є те що в нього введено перший підсилювач, вхід і вихід якого відповідно підключені до виходу перемножувала та входу першого суматора, послідовно з'єднані другий підсилювач, другий суматор та аналогово-цифровий перетворювач (АЦП), вихід якого підключено до входу накопичувача. Лінія затримки містить: послідовно з'єднані перший та другий блоки затримки, вихід другого підключено до неінвертуючого входу третього суматора, інвертуючий вхід якого і вхід першого блоку затримки підключено до виходу перемножувача, а вихід першого блоку затримки підключено до неінвертуючого входу першого суматора, причому вихід третього суматора послідовно з'єднано з другим квадратором і неінвертуючим входом другого суматора. Суть корисної моделі пояснюється кресленнями. На Фіг.1 зображено блок-схема пристрою. На Фіг.2 зображено часову діаграму зміни амплітуди корисного сигналу. Пристрій містить послідовний ланцюг елементів: перемножувач 1 (вхід схеми), підсилювач 2, суматор 6, квадратор 7, підсилювач 9, суматор 10, АЦП 11, накопичувач 12, процесор для обробки отриманої інформації 13. Паралельно цьому ланцюгу з виходу перемножувала підключена лінія затримки, що містить: паралельне включення блока затримки 5 і інвертую чого входу суматора 3, блок затримки 5 послідовно включений з блоком затримки 4 і неінвертуючим входом суматора 3. Вихід суматора 3 з'єднаний з квадратором 8 і неінвертуючим входом суматора 10. Пристрій працює наступним чином. На вхід перемножувача 1, після попереднього перенесення прийнятого з ефіру сигналу в область низьких частот, подається суміш корисного сигналу s(t), що передається для даного приймача будь-яким джерелом, та сигналів перешкод n(t), що спричинені корисними сигналами інших станцій та навмисно введеними перешкодами. В перемножувачі виконується операція виділення постійної складової сигналу в законах зміни полярності та амплітуди, що містить корисну інформацію. Отриманий складний сигнал s(t)+n(t) проходить подальшу обробку у ланцюгах схеми. Після підсилювача 2 на інвертуючий вхід суматора 6 подається сигнал k(s(t)+n(t)). На інший вхід цього суматора подається сигнал попереднього періоду Тb-1, тобто сигнал, затриманий в блоці затримки 5 на період Тb передачі біту цифрової інформації s(t-Tb)+n(t-Tb). На діаграмі на Фіг.2 показано, як змінюється амплітуда сигналу при передачі кожного біту сигналу. Отже сигнал, прийнятий у попередньому періоді та сигнал, що подається на другий вхід суматора 6 рівний k×s(t-Tb)+n(t). На виході суматора ми отримуємо сигнал, рівний n(tTb)-k×n(t). Далі над отриманим сигналом виконується операція піднесення до квадрату та підсилення в 1/k разів відповідно у квадраторі 7 та підсилювачі 9. Після чого сигнал, рівний (n(t)2+n(t-Tb)2-2×kn(t)×n(t-Tb))/k, подається на інвертуючий вхід суматора 10. На додатній вхід суматора 10 подається піднесений до квадрату сигнал, отриманий з виходу суматора 3. Так як ми розглядаємо дію схеми при вхідному сигналі, рівному s(t)+n(t), то на виході суматора 3 отримаємо n(t)-n(t-2Tb). На виході суматора 10 матимемо відповідний результат : k×n(t-Тb)2-n(t-2Tb)2-n(t)2-1/k). Ми отримали вираз для визначення потужності перешкоди, діючих у каналі зв'язку. Провівши усереднення в часі за допомогою накопичення в блоці 12 та обробки даних у процесорі 13, отримаємо вираз N(t)2=nep(t)2(1/k+k-2). Точність визначення потужності перешкод, діючих у каналі зв'язку, буде вища при виконанні більшої кількості вимірювань, але при цьому знижується швидкість в роботі приладу. Під час дії на вході приладу сигналу k×s(t), прилад переходить в режим очікування, а накопичення інформації, яке отримуємо на вході аналогово-цифрового перетворювача 11, припиняється. Такий алгоритм роботи забезпечується програмою керування процесором.