Комбінаторно-логічний процесор

Винахід відноситься до обчислювальної техніки і призначений для рішення комбінаторно-логічних задач, які виникають під час проектування дискретних пристроїв, наприклад при розробці контрольних та діагностичних тестів. Відомий пристрій для логічної обробки інформації, що містить вхідні шини коефіцієнтів рівняння, вхідну шину правої частини рівняння, шина результату, двійковий лічильник, групи з першою по n-ную елементів І, операційний пристрій, блок порівняння, тригер, два елементи НІ, два індикатори, генератор імпульсів, два елементи І, суматори по модулю 2, виходи операційного пристрою, елементи РІВНОЗНАЧНІСТЬ (а. с. СРСР N1262519, кл. G06F15/20,1985р.). Недоліком відомого пристрою є обмежені функціональні можливості. Відомий пристрій для рішення логічних рівнянь (а. с. СРСР N1411768, кл. G06F15/20, опубл. 23.07.88р.), що містить лічильник, елемент І, перший і другий елементи HI, тригер, операційний блок, блок порівняння, n груп по m елементів І, кожна, де n - число змінних рівняння, причому j-й вхід (j=1,...m) i-гo (і=1,...n) коефіцієнта рівняння пристроїв підключений до першого входу j-го елемента І і-й групи, вихід якого підключений до j-y інформаційному входу і-й групи операційного блоку, j-й вихід якого підключений до j-го входу першої групи блоку порівняння, j-й вхід др угої гр упи блоку порівняння підключений до j-му входу значення правої частини рівняння пристрою, тактовий вхід пристрою підключений до першого входу елемента І, вихід якого підключений до рахунковому входу лічильника, перший інформаційний вихід якого підключений до виходу ознаки відсутності рішення пристрою і до входу першого елемента HI, вихід якого підключений до другого входу елемента І, вихід блоку порівняння підключений до рахункового входу тригера, вихід якого підключений до виходу ознаки наявності рішення пристрою і до входу другого елемента НІ, вихід якого підключений до третього входу елемента І, пристрій містить блок пам'яті, причому з другого по (n+1)-й інформаційні виходи лічильника підключені відповідно до адресних входів з першого по n-й блоку пам'яті, вхід читання якого підключений до тактового входу пристрою, і-й вихід блоку пам'яті підключений до і-му виходу результату рішення пристрою і до других входів m елементів і -й групи. Недоліком відомого пристрою є обмежені функціональні можливості. Найбільш близьким по технічній суті і результату, що досягається є пристрій для розв'язання комбінаторнологічних задач (Патент України №38565, G06F17/276 опуб. 2001р., бюл. №4), який має К груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, блок пам'яті, тригер, перший і другий елементи HI, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, керуючий вхід, два елемента І, К блоків обчислення значення співмножника, причому вихід тригера з'єднаний з виходом ознаки наявності рішення, та через перший елемент НІ з першим входом першого елемента І, керуючий вхід з'єднаний з другим входом першого елемента І та з керуючим входом блока пам'яті, вихід першого елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід з'єднаний з виходом ознаки відсутності рішення, та через другий елемент HI з'єднаний з третім входом першого елемента І, виходи блока пам'яті з'єднані з першими групами входів блоків обчислення значення співмножника та виходами результату, і-та гр упа інформаційних входів з'єднана з другою групою входів і-го блоку обчислення значення співмножника, виходи блоків обчислення значення співмножника з'єднані з відповідними входами другого елементу І. Недоліком відомого пристрою є обмежені функціональні можливості. В основу винаходу поставлено задачу вдосконалення комбінаторно-логічного процесора шляхом введення нового складу елементів, та нової організації взаємозв'язків між ними, забезпечити ширші функціональні можливості при використанні винаходу, а саме - спроможність вирішення більш широкого класа логічних рівнянь. Поставлене завдання вирішується тим, що комбінаторно-логічний процесор має К груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, блок пам'яті, тригер, перший і другий елементи HI, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, керуючий вхід, два елемента І, К блоків обчислення значення співмножника, причому ви хід тригера з'єднаний з виходом ознаки наявності рішення, та через перший елемент HI з першим входом першого елемента І, керуючий вхід з'єднаний з другим входом першого елемента І та з керуючим входом блока пам'яті, вихід першого елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід з'єднаний з виходом ознаки відсутності рішення, та через другий елемент НІ з'єднаний з третім входом першого елемента І, ви ходи блока пам'яті з'єднані з першими групами входів блоків обчислення значення співмножника та виходами результату, і-та гр упа інформаційних входів з'єднана з другою групою входів і-го блоку обчислення значення співмножника, виходи блоків обчислення значення співмножника з'єднані з відповідними входами другого елементу І, згідно з винаходом містить суматор по модулю два, другий керуючий вхід, мультиплексом, причому другий керуючий вхід з'єднаний з адресним входом мультиплексора, виходи блоків обчислення значення співмножника з'єднані з відповідними входами суматора по модулю два, вихід якого з'єднаний з першим інформаційним входом мультиплексора, вихід другого елемента І з'єднаний з другим інформаційним входом мультиплексора, вихід мультиплексора з'єднаний з одиничним входом тригера. На фіг.1 представлена функціональна схема комбінаторно-логічного процесора. Комбінаторно-логічний процесор містить К груп інформаційних входів по n розрядів у кожній 1, виходи результату 2, лічильник 3, К блоків, обчислення значення співмножника 4, другий елемент І 5, блок пам'яті 6, тригер 7, перший і другий елементи HI 8, 9, вихід ознаки відсутності рішення 10, вихід ознаки наявності рішення 11, керуючий вхід 12, перший елемент І 13, мультиплексом 14, другий керуючий вхід 15, суматор по модулю два 16. Вихід тригера 7 з'єднаний з виходом ознаки наявності рішення 11, та через перший елемент HI 8 з першим входом елемента І 13, керуючий вхід 12 з'єднаний з другим входом першого елемента І та з керуючим входом блока пам'яті 6, вихід першого елемента І 13 з'єднаний з рахунковим входом лічильника 3, перші n виходів якого з'єднані з адресними входами блока пам'яті 6, (n+1)-ий вихід з'єднаний з виходом ознаки відсутності рішення 10, та через другий елемент HI з'єднаний з третім входом першого елемента І, ви ходи блока пам'яті 6 з'єднані з першими групами входів блоків обчислення значення співмножника 4, і-та група інформаційних входів з'єднана з другою гр упою входів і-го блоку обчислення значення співмножника 4і, виходи блоків обчислення значення співмножника 4 з'єднані з відповідними входами другого елементу І 5 та суматора по модулю два 16, ви ходи елемента І 5 та суматора по модулю два 16 з'єднані з відповідними інформаційними входами мультиплексора 14, керуючий вхід 15 з'єднаний з адресним входом мультплексора 14, вихід якого з'єднаний з одиничним входом тригера 7. Працює комбінаторно-логічний процесор таким чином. Пристрій призначено для рішення логічних рівнянь вигляду П1WП2W...W Пк = 1 , } де Пі = Аі1& Х1Ú Аі2 & Х 2 Ú ... Ú Аіn & Xn , Aij Î {0,1 , W - логічна операція, n - кількість змінних, k - кількість співмножників. На інформаційні входи l1-1k подаються значення коефіцієнтів А відповідно для кожного співмножника, причому Aij =1, якщо у диз'юнктивну форму і -го співмножника входить змінна Xj (інакше - 0). На керуючий вхід 15 подається код виду логічної функції ("0" при операції I, "1" при визначенні суми по модулю два). Пошук рішення полягає у послідовному формуванні двійкових кодів та визначення значень співмножників, при цьому знаходиться рішення мінімальної потужності. У початковому стані тригер 7 знаходиться в стані “1”, двійковий лічильник 3 в стані 0...0. У залежності від двійкового коду, що поступає з виходу лічильника 3, з виходу блоку 6 пам'яті видаються сигнали "1" в відповідних позиціях, при цьому номери позицій "1", що формуються для кожного стану лічильника 3, є лексикографічно впорядкованими, тобто спочатку записані коди для сполучень по одному елементу, потім по два, по троє і т.д. На (n+1)-м виході двійкового лічильника - сигнал "0", на ви ході елемента НІ 9 "1", тому після подачі на керуючий вхід 12 тактових імпульсів через елемент I 13 імпульси поступають на рахунковий вхід двійкового лічильника 3, змінюючи його стан і відповідне двійкове слово на виходах блоку пам'яті 6. Значення і-го вихідного розряду блоку 6 пам'яті відповідає значенню х. Блоки обчислення значення співмножника 4 обчислюють значення співмножників. Елемент 5 І обчислює їх кон'юнкцію, а суматор по модулю два 16 визначає відповідну суму. В залежності від значення керуючого сигнала на вході 15 обирається відповідний сигнал. У процесі рішення можуть бути два випадки. Рішення рівняння існує. При цьому на виході 11 з'являється ознака наявності рішення, ізначення розрядів на виходах 2 результату відповідає значенням х. Рішення немає. У цьому випадку після перебору всіх варіантів двійковий лічильник 3 на (n+1)-м виході формує сигнал "1", при цьому на виході 10 з'являється ознака відсутності рішення, через елемент HI 9 на вхід елемента І 13 поступає сигнал "0", що закриває надходження імпульсів на рахунковий вхід лічильника 3. Таким чином пристрій розв'язує логічні рівняння. У порівнянні з прототипом заявлений пристрій вирішує більш широкий клас логічних рівнянь, тобто має ширші функціональні можливості.