Система пам’яті з інтеграцією функцій зберігання та обробки інформації на одному кристалі

Корисна модель відноситься до систем пам'яті обчислювальних машин, пристроїв оперативної пам'яті систем та комплексів, і може бути використана при побудові високоефективних систем пам'яті з реалізацією функцій зберігання та обробки інформації усередині пам'яті в широкому діапазоні структур обчислювальних засобів. Відомо, що час, необхідний для передачі даних з пам'яті в процесор, а результатів обробки - назад в пам'ять, звичайно, буває в кілька разів більше, ніж "чистий" час обробки даних у процесорі, що істотно знижує продуктивність системи в цілому. Крім того, вся історія розвитку інтегральної технології показала, що швидкість роботи (тактова частота) процесора збільшується в два рази приблизно кожні вісімнадцять місяців, а швидкість роботи оперативної пам'яті подвоюється приблизно лише кожні десять років. Це, природно, призводить до збільшення розбіжності між швидкодією процесора та пам'яті, і, зрештою, приводить до так називаного "границі" пам'яті, коли процесор буде невиправдано довго простоювати через недостатню швидкість доступу до пам'яті, незважаючи на використання різних хитр увань, наприклад, багаторівневої пам'яті типу кеш та ін. Тому розробка оптимального інтерфейсу процесор-пам'ять була й залишається однієї з головних проблем для ЕОМ і комп'ютерних систем різних типів. Інтерфейс процесор-пам'ять характеризується двома параметрами: часом очікування та шириною смуги пропущення. Час очікування - час між ініціюванням запиту пам'яті процесором і його завершенням. Ширина смуги пропущення - це швидкість передачі, з якої інформація може бути передана (переміщена) до системи пам'яті або від системи пам'яті. Застосування ієрархії пам'яті забезпечує зменшення середнього часу очікування та знижує вимоги до ширини смуги пропущення. Тому основні зусилля розроблювачів були спрямовані на ефективне використання ієрархії пам'яті. У той же час було відзначено, що чипи пам'яті, якщо не виходити за їхні межі, мають величезну внутрішню ширину смуги пропущення. Тому багато дослідників провели експерименти з напівпровідниковими приладами, об'єднавши як логічні блоки, так і статичні комірки оперативного запам'ятовувального пристрою (ОЗП) на одному чипі. У цей час, практично всі сучасні мікропроцесори містять високошвидкісну статичн у кеш-пам'ять типу SRAM на чипі. Але тільки недавно успіхи мікроелектроніки уможливили інтеграцію на одному кристалі логічних схем із блоками комірок динамічної пам'яті типу DRAM відносно великої ємності, забезпечивши при цьому основу для практичної реалізації архітектури типу "Процесорів-у-пам'яті" ("Processor-In-Memory" - РIМ). Ця архітектура є однією з найефективніших у цей час архитектур комп'ютерних систем, тому що вона встановлює баланс між часом обробки даних і часом доступ у до пам'яті за цими даними. Один з перших побудованих пристроїв пам'яті був C-RAM (Elliott D.: Computational Ram: A Memory-SIMD Hybrid and its Application to DSP. hi Proceedings of the Custom Integrated Circuits Conference, Boston, MA, 3 (1992)), розроблений в університеті Торонто в 1992. Подібний проект - Terasys РІМ пристрій (Gokhale М., et al.: Processing in Memory: The Terasys Massively Parallel РІМ Array. IEEE Computer (April 1995) 23-31) був анонсований в 1995p. Далі з'явилася безліч проектів, які стали досліджувати цю технологію для створення систем різного призначення (наприклад, Processor-In-Memory (РІМ) Chips and the TERASYS Workstation.http://www.nsa.gov/programs/tech/factshts/pimchips.html; Roth Luke, Coraor Lee, Landis David, Hulina Paul, and Deno Scott. Computing in Memory Architectures for Digital Image Processing.http://www.csdl. computer.org/comp/proceedings/mtdt/1999/0259/00/02590008abs.htm; Sterling Thomas L. and Zima Hans P. Gilgamesh: A Multithreaded Processor-In-Memory Architecture for Petaflops Computing. - http://www.sc-2002.org/paper dfs/pap.pap 105.pdf). Інтеграція множини процесорів на одному чипі з пам'яттю досить великого обсягу пропонує кілька потенційних переваг для комп'ютерних систем у порівнянні з розміщенням процесора та пам'яті на окремих кристалах. До таких переваг насамперед варто віднести: По-перше, забезпечується широка смуга пропущення між центральним процесором і пам'яттю, оскільки пам'ять типу DRAM розташована на тім же самому чипі, що й обчислювальна логіка (процесор). Архітектура РІМсистем використовує можливості широкої смуги пропущення пам'яті за рахунок звернення до повного рядка пам'яті одночасно та поділу загальної пам'яті чипа на множину незалежно доступних блоків. Через паралелізм доступ у до даних усім рядком (наприклад, 2048 біт на звичайному чипі динамічної оперативної пам'яті) і множини банків пам'яті на одному чипі, пікова смуга пропущення пам'яті на чипі може перевищити на два порядки величини смуги пропущення звичайних систем пам'яті аналогічної ємності. Щоб використати доступну смугу пропущення пам'яті, широкий арифметико-логічний пристрій повинен бути інтегровано з буфером рядка кожного банку пам'яті для обробки даних усього рядка. По-друге, фізичний розмір, вага й відповідно споживана потужність системи в цілому можуть бути істо тно зменшені, оскільки більше функцій об'єднано на кожному чипі, і тому менше чипів необхідно для реалізації всього проекту. Щільність виготовлення тепер стає досить великою, щоб розмістити різні функціональні набори в просторі пам'яті одиночної DRAM. Крім того, нові можливості нових кремнієвих технологій виготовлення забезпечують необхідні умови для поліпшення експлуатаційних показників проектів "система на кремнії". З'являється можливість інтегрувати будь-яку комбінацію процесорних ядер (спрощеного варіанта процесора), замовленої логіки, FPGA комірок, і аналогову сукупність схем - всі необхідні вузли (компоненти) для побудови обчислювальних систем на одній підкладці великої інтегральної схеми (ВІС). Ці вузли зв'язані дуже швидким широкосмужним інтерфейсом і можуть бути запрограмовані з використанням стандартної поділюваної пам'яті або паралельних алгоритмів передачі повідомлень. У - третіх, щільне розміщення на чипі широкого арифметико-логічного пристрою з буфером рядка пам'яті дозволяє одержати малий час очікування доступу до даних. Оскільки багато операцій із застосуванням пам'яті можуть бути виконані на РІМ - чипі безпосередньо, при цьому кількість переміщень даних за межі кристала може бути істотно зменшено, що призводить відповідно до істотного зменшення споживаної потужності й скороченню конфліктів для віддаленого доступу. У - четверти х, з'являється можливість використання віртуальності РІМ (у плані фізичної переадресації) і обробки довгого слова, спрощується ведучий процесор, спрощується структура пам'яті типу кеш, що також призводить до зменшення споживаної потужності (іноді майже на порядок) і до зниження вартості виробів у порівнянні з виробами, у яких застосовуються роздільні ВІС пам'яті та ВІС процесора. Зазначені вище й деякі інші переваги архітектур тип у РІМ у порівнянні із класичними архітектурами дозволяють стверджувати, що проблема побудови комп'ютерних систем типу "Процесор-у-пам'яті" є досить актуальною. Відома масштабована архітектура з мультипроцесорною обробкою на одному чипі (Barroso: Luiz Andre; Gharachorloo; Kourosh; Nowatzyk; Andreas. Scalable architecture based on single-chip multiprocessing. United States Patent. №6,668,308. Intern'l Class: G06F012/00, U.S. Class: 711/141, December 23, 2003), що включає множину процесорних ядер, підсистему міжз'єднань і комутатор усередині чипа, один або більше контролерів пам'яті, перший і другий рівні кеш-пам'яті, причому кеш-пам'яті першого рівня містять кеш-пам'ять команд і кеш-пам'ять даних для кожного процесорного ядра, а другий рівень кеш-пам'яті логічно розділений серед множини процесорних ядер, що утворюють множину розділених модулів, кожна множина таких модулів має спеціалізований інтерфейс до одного або більшої кількості контролерів пам'яті, які забезпечують оперативну комунікацію дворівневої ієрархії кеш-пам'яті з пам'яттю поза кристалом. Ця система орієнтована на комерційні робочі навантаження типу мережної діалогової обробки запитів (OLTP), які мають специфічні особливості, що призводять до неефективного використання пам'яті великої ємності, високого рівня невлучення (пропусків) при зверненні за даними в кеш-пам'ять, невисокого паралелізму рівня команди та ін. Як приклад реалізації багатопроцесорної системи на одному чипі розглядається проблемноорієнтована система типу PIRANHA.TM, архі тектура якої включає вузол обробки, що містить вісім специфічних процесорних ядер типу ALPHA.TM, окремі кеш-пам'яті команд і кеш-пам'яті даних для кожного ядра, кешей другого рівня, вісім контролерів пам'яті із двома механізмами протоколу когерентності та мережний маршрутизатор. Однак, незважаючи на можливість масштабування системи й застосування промислового стандарту ASIC логічних схем, що перебудовуються, типу ПЛІС, які застосовуються для скорочення строків розробки, запропонована архітектура орієнтована на конкретний клас завдань і не може бути перебудована на ефективне використання при рішенні інших класів завдань (наприклад, завдань обробки тривимірної графіки, радарних сигналів та ін.). Отже, архітектурно-структурні рішення не є типовими (універсальними), що призводить до невисокого ринкового попиту на такий тип чипа й, отже, до малої серійності його промислового виробництва та підвищеної вартості. Крім того, відповідно до запропонованої в даному аналогу структурної схеми процесорного чипа, основна DRAM-пам'ять системи перебуває за межами чипа. Це в порівнянні із системою, у якій така пам'ять розміщена усередині процесорного чипа, призводить до більш високої споживаної потужності за рахунок необхідності збільшення потужності сигналів на вихідних і вхідних контактах чипа, а також до зменшення смуги пропущення при передачі сигналів по ланці основна пам'ять - процесор, і, отже - до зниження швидкодії системи в цілому. Відома архітектура на чипі динамічної оперативної пам'яті (Saulsbury; Ashley (Los Gatos, CA); Nettleton; Nyles (Campbell, CA); Parkin; Michael (Palo Alto, CA. VLIW computer processing architecture with on-chip dynamic RAM. United States Patent №6,631,439. Intern'l Class: G06F012/00, U.S. Class: 711/104, October 7, 2003), що містить ядро обробки, яке включає один або більше конвеєрів обробки, не менш чим один банк динамічної пам'яті типу DRAM, інтерфейс вводу - виводу для зв'язку з іншими подібними процесорними чипами або сумісними пристроями вводу - виводу, перший контролер пам'яті, з'єднаний з ядром обробки й банками пам'яті, другий контролер пам'яті з'єднаний з першим контролером пам'яті й інтерфейсом вводу - виводу, інтерфейс зовнішньої пам'яті, з'єднаний з першим контролером пам'яті, завантажувальний інтерфейс, з'єднаний із процесорним ядром для завантаження команд у кеші процесорного ядра, діагностичний інтерфейс, з'єднаний із процесорним ядром для забезпечення можливості діагностики внутрішнього стану ядра обробки. Команда обробки містить N команд із P-bit, з'єднаних у лінію разом, що створюють командне слово (VLIW), а процесорне ядро включає один або більше конвеєрів обробки, що мають N процесорних частин, що обробляють N команд із P-bit паралельно. При цьому конвеєр обробки містить виконавчий модуль, що включає цілочисельний процесор, процесор завантаження/зберігання, процесор плаваючої коми, або будь-яку комбінацію одного або декількох цілочисельних процесорів, процесорних пристроїв завантаження й процесорів плаваючої коми. Однак така комбінація задається при виготовленні чипа й не може бути змінена надалі при його експлуатації, що також як і для першого аналога, призводить до невисокого попиту на такі вироби й, отже, до високої його вартості. При цьому кількість конвеєрів обробки для виготовленого пристрою визначається необхідною продуктивністю при рішенні конкретного класу завдань і можливостями мікроелектроніки. Таким чином, ефективність використання обробної системи визначається орієнтацією чипа при його виготовленні на клас розв'язуваних завдань, а також паралельним підключенням таких же чипів, що не завжди можливо й доцільно. Крім того, у відповідності зі специфічними особливостями архітектурно-структурної організації даного аналога, підкоманди в слові команди VLIW запускаються одночасно, але обробка кожної підкоманди може завершуватися в різний час або в різні тактові цикли, тому що різні типи команд можуть мати різну затримку обробки. При цьому якщо один зі шляхів обробки зупинений, виконання всіх підкоманд буде зупинено до з'ясування стану всіх шля хів обробки. Це призводить до зниження продуктивності системи й до ускладнення процедури компіляції для різних виконуваних застосувань. Відома система пам'яті з реалізацією функцій зберігання й обробки інформації на одному кристалі, що обрано нами як прототип (Iobst: Kenneth W.; Resnick; David R; Wallgren; Kenneth R. Reconfigurable memory processor. United States Patent №5,396,641, Intern'l Class: G06F013/00, U.S. Class: 713/100, March 7, 1995). Прототип містить: масив пам'яті ємністю (M´N) біт, де М - кількість рядків, N - кількість стовпців, дешифратор рядків, N однорозрядних процесорів по кількості стовпців масиву пам'яті, схему виявлення й виправлення помилок, регістр рядка розрядністю N, селектор читання для виділення зчитаного слова даних розрядністю r (r