Пристрій і спосіб обробки даних

Реферат: Винахід належить до пристрою обробки даних і до способу обробки даних, а також до пристрою кодування й способу кодування, які дозволяють поліпшити стійкість до помилок. У коді LDPC, що запропонований відповідно до DVB-S.2 і має довжину коду 64 800 і швидкість кодування 2/3, mb кодових бітів замінюють, і кодові біти після заміни стають бітами символів, що складаються з b символів. Коли m дорівнює 8, і b дорівнює 2, у випадку, коли і+ 1-ий біт від старшого значущого біта 82 кодових бітів і 82 бітів символів двох послідовних символів представлені як bi і уi, відповідно, заміна полягає в призначенні b0 для y15, b1 для y7, b2 для y1, b3 для y5, b4 для y6, b5 для y13, b6 для y11, b7 для y9, b8 для y8, b9 для y14, b10 для y12, b11 для y3, b12 для y0, b13 для у10, b14 для y4 і b15 для у2. Даний винахід можна застосовувати, наприклад, у системі передачі даних для передачі коду LDPC і т.д. UA 100537 C2 (12) UA 100537 C2 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 Область техніки, до якої відноситься винахід Даний винахід належить до пристрою обробки даних і до способу обробки даних, а також до пристрою кодування й способу кодування й, зокрема, до пристрою обробки даних і до способу обробки даних, а також до пристрою кодування й способу кодування, які дозволяють поліпшити, наприклад, стійкість до помилок. Код LDPC (з малою щільністю перевірок на парність) має високу здатність корекції помилок, і, в останні роки, його почали широко застосовувати в системах передачі даних, що включають у себе супутникові цифрові системи широкомовної передачі, такі як, наприклад, система DVB(цифрове телебачення)-S.2, що використовується в Європі (див., наприклад, непатентний документ 1). Крім того, досліджується можливість використання коду LDPC також у наземній цифровій широкомовній передачі наступного покоління. У ході останніх досліджень було визначено, що робочі характеристики, що наближаються до межі Шеннона, забезпечуються кодом LDPC, при зростанні довжини коду, аналогічно турбо коду й т.д. Крім того, оскільки код LDPC має таку властивість, що мінімальна відстань збільшується пропорційно довжині коду, він має характеристику, таку, що він має виняткову характеристику ймовірності помилки в блоці. Також примітно те, що, так зване, явище мінімального рівня помилки, що спостерігається в характеристиці декодування турбокода й т.д., виникає в малому ступені. Надалі такий код LDPC, як описано вище, буде описаний детально. Слід зазначити, що код LDPC являє собою лінійний код, і хоча він не обов'язково повинен бути двовимірним кодом, наступний опис приведений на основі припущення, що він являє собою двовимірний код. Найбільш істотна характеристика коду LDPC полягає в тому, що матриця перевірки на парність, що визначає код LDPC, являє собою розріджену матрицю. Тут розріджена матриця являє собою матрицю, у якій кількість елементів, що мають значення “1”, надзвичайно мале (матриця, у якій майже всі елементи рівні 0). На Фіг. 1 показаний приклад матриці H перевірки на парність коду LDPC. У матриці H перевірки на парність по Фіг. 1 вага кожного стовпця (вага стовпця) (кількість “1”) (вага) дорівнює “3”, і вага кожного рядка (вага рядка) дорівнює “6”. При кодуванні з використанням кодів LDPC (кодування LDPC), наприклад, формують матрицю - генератор G на основі матриці H перевірки на парність і цю матрицю - генератор G множать на двовимірні інформаційні біти для одержання кодового слова (коду LDPC). Зокрема, пристрій кодування, що виконує кодування LDPC, спочатку обчислює матрицю T T генератор G, що задовольняє виразу GH = 0, разом із транспонованою матрицею H матриці H перевірки на парність. Тут, якщо матриця - генератор G являє собою матрицю розміром K  N, тоді пристрій кодування множить матрицю - генератор G на рядок бітів (вектор u) інформаційних бітів K для одержання кодового слова c (= uG) довжиною N бітів. Кодове слово (код LDPC), отримане пристроєм кодування, приймають на стороні прийому через заданий канал передачі даних. Декодування коду LDPC може здійснюватися з використанням алгоритму, запропонованого як імовірнісне декодування (статистичне декодування) Галлагера, тобто, алгоритм передачі повідомлення з використанням довірчого розповсюдження по, так званому, графові Таннера, що включає в себе змінний вузол (що також називається вузлом повідомлення), і вузол перевірки. В подальшому описі, кожний зі змінного вузла й вузла перевірки, відповідно, називається просто вузлом. На Фіг. 2 представлена процедура декодування коду LDPC. Слід зазначити, що в подальшому описі значення дійсного числа, де ймовірність “0” у значенні n-го біта коду в коді LDPC (одному ключовому слові), прийнятому стороною прийому, представлено в логарифмічному відношенні ймовірності, відповідно, називається величиною u oi прийому. Крім того, повідомлення, виведене з вузла перевірки, представлене як u j, і повідомлення, виведене зі змінного вузла, представлене як vi. Спочатку, при декодуванні коду LDPC, як показано на Фіг. 2, код LDPC приймають, і повідомлення (повідомлення вузла перевірки) uj ініціалізують, встановлюючи в “0”, і, крім того, змінну k, що приймає цілочисленне значення, як лічильник повторюваних процесів, ініціалізують в “0” на етапі S11, після чого обробка переходить на етап S12. На етапі S12 математичну операцію, представлену виразом (1) (математична операція змінного вузла), здійснюють на основі значення величини uoi прийому, отриманого в результаті прийому коду LDPC, для визначення повідомлення (повідомлення змінного вузла) vi. Потім виконують математичну операцію, представлену виразом (2) (математична операція перевірочного вузла), на основі повідомлення vi, для визначення повідомлення uj. 60 1 UA 100537 C2 [Вираз 1] vi  uoi  dv 1  uj j 1 (1) [Вираз 2]  uj  dc 1  vi  tanh     tanh   2 2 i1 5 10 15 20 25 30 35 40 (2) Тут dv і dc у виразі (1) і у виразі (2) являють собою параметри, які можуть бути обрані довільно, і представляють кількість “1” у вертикальному напрямку (у стовпці) і в горизонтальному напрямку (у рядку) матриці H перевірки на парність. Наприклад, у випадку коду (3, 6), dv = 3 і dc = 6. Слід зазначити, що в математичній операції змінного вузла відповідно до виразу (1) і в математичній операції перевірочного вузла відповідно до виразу (2) діапазон математичної операції дорівнює від 1 до dv - 1 або від 1 до dc - 1, оскільки повідомлення, введене з ребра (лінія, що з'єднує змінний вузол і перевірочний вузол), через яке повідомлення повинне бути виведене, не зроблене об'єктом математичної операції. У той же час, математична операція перевірочного вузла відповідно до виразу (2) здійснюється шляхом формування заздалегідь таблиці функції R (v1, v2), представленої виразом (3), визначеним виходом, що відноситься до двох входів v1 і v2 і, з послідовним (рекурсивним) використанням таблиці, як представлено виразом (4). [Вираз 3] (3) x  2 tanh 1tanh( v1 / 2) tanh( v 2 / 2)  R( v1, v 2 ) [Вираз 4] (4) uj  R(v1,R(v 2,R(v 3,...R(vdc  2, vdc  1)))) На етапі S12 змінну k послідовно збільшують на “1”, і обробка переходить на етап S13. На етапі S13 визначають, перевищує чи ні змінна k задане повторюване число С часу декодування. Якщо на етапі S13 визначають, що змінна k не більше, ніж C, тоді обробка вертається на етап S12, і після цього виконують аналогічну обробку. З іншого боку, якщо на етапі S13 визначають, що змінна k більше, ніж C, тоді обробка переходить на етап S14, на якому визначають і виводять повідомлення v i, як результат декодування, що повинен бути виведений в остаточному підсумку в результаті виконання математичної операції, представленої виразом (5), закінчуючи, таким чином, обробку декодування коду LDPC. [Вираз 5] dv (5) vi  uoi   uj j 1 Тут виконують математичну операцію відповідно до виразу (5), що відрізняється від математичної операції змінного вузла відповідно до виразу (1), використовуючи повідомлення uj із всіх ребер, з'єднаних зі змінним вузлом. На Фіг. 3 показаний приклад матриці H перевірки на парність коду LDPC (3, 6) (швидкість кодування: 1/2, довжина коду: 12). У матриці H перевірки на парність по Фіг. 3, вага стовпця дорівнює 3, і вага рядка дорівнює 6, аналогічно Фіг. 1. На Фіг. 4 показаний граф Таннера матриці H перевірки на парність по Фіг. 3. Тут, на Фіг. 4, перевірочний вузол представлений "+", і змінний вузол представлений "=". Перевірочний вузол і змінний вузол відповідають рядку й стовпцю матриці H перевірки на парність, відповідно. З'єднання між перевірочним вузлом і змінним вузлом являє собою ребро й відповідає “1” елемента матриці перевірки на парність. Зокрема, у випадку, коли елемент в j-ому рядку i-го стовпця матриці перевірки на парність дорівнює 1, i-ий змінний вузол (вузол, позначений як “=”) зверху й j-ий перевірочний вузол (вузол, позначений як “+”) зверху з'єднані за допомогою ребра. Ребро представляє, що біт коду, що відповідає змінному вузлу, має стан обмеження, що відповідає перевірочному вузлу. В алгоритмі суми - добутку (алгоритм суми - добутку), що являє собою спосіб декодування для коду LDPC, виконує, відповідно, математичну операцію змінного вузла й математичну операцію перевірочного вузла. 2 UA 100537 C2 5 10 15 На Фіг. 5 ілюструється математична операція змінного вузла, виконувана відносно змінного вузла. Що стосується змінного вузла, повідомлення vi, що відповідає ребру, що повинне бути розраховане, визначають за допомогою математичної операції змінного вузла відповідно до виразу (1), у якому використовуються повідомлення u1 і u2, серед інших ребер, що з'єднують змінний вузол, і величина uoi прийому. Також повідомлення, що відповідає будь-якому іншому ребру, визначають аналогічним чином. На Фіг. 6 ілюструється математична операція перевірочного вузла, виконувана в перевірочному вузлі. Тут математична операція перевірочного вузла відповідно до виразу (2) може бути виконана шляхом перезапису виразу (2) у вираз (6), використовуючи взаємозв'язок виразу a  b = exp{ln(|a|) + ln(|b|)}  sign(a)  sign(b). Слід зазначити, що sign (x) дорівнює 1, коли x ≥ 0, але дорівнює -1, коли x 0,  (x) =  (x). Коли функції  (x) і  (x) вбудовані в апаратні засоби, хоча їх іноді вбудовують, використовуючи LUT (ДПТ, довідкову таблицю), такі ДПТ стають однієї й тієї ж ДПТ. Непатентний документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06) Суть винаходу Технічна проблема Код LDPC прийнятий в DVB-S.2, що являє собою стандарт для супутникової цифрової широкомовної передачі, і DVB-T.2, що являє собою стандарт для наземної цифрової широкомовної передачі наступного покоління. Крім того, планується прийняти код LDPC в DVBC.2, що являє собою стандарт для цифрової широкомовної передачі CATV (кабельне телебачення) наступного покоління. При цифровій широкомовній передачі у відповідності зі стандартом для DVB, таким як DVBS.2, код LDPC перетворюють (виражають символічно) у символи ортогональної модуляції (цифрової модуляції), такої як QPSK (квадратурна фазова маніпуляція), і символи відображають на крапки сигналу й передають. Під час символічного вираження коду LDPC заміну кодових бітів для коду LDPC здійснюють у блоках по два або більше бітів, і біти кодів після такої заміни визначають як біти символів. Хоча різні способи були запропоновані як спосіб для заміни кодових бітів, для символічного вираження коду LDPC, потрібно запропонувати спосіб, що додатково поліпшив би стійкість до різних помилок у порівнянні із уже запропонованими способами. Крім того, також, що стосується самого коду LDPC, потрібно запропонувати код LDPC, що   20 25 30 35 40 3 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 поліпшив би стійкість до помилок у порівнянні з кодами LDPC, запропонованими в стандартах DVB, такими як стандарт DVB-S.2. Даний винахід був складений з урахуванням такої ситуації, як описано вище, і дозволяє поліпшити стійкість даних коду LDPC і т.п. до помилок. Технічне рішення Пристрій обробки даних або спосіб обробки даних відповідно до першого аспекту даного винаходу, являють собою пристрій обробки даних або спосіб обробки даних, у яких, коли кодові біти для коду LDPC (код з малою щільністю перевірки на парність), що має довжину коду N бітів, записують у напрямку стовпців засобу збереження для збереження кодових бітів у напрямку рядка й у напрямку стовпця, і m бітів кодових бітів для коду LDPC, зчитаних у напрямку рядка, установлюють як один символ, і, крім того, задане позитивне ціле число представлене як b, засіб збереження зберігає mb бітів у напрямку рядка й зберігає N/(mb) бітів у напрямку стовпця; кодові біти для коду LDPC, записують у напрямку стовпців засобу збереження й зчитують у напрямку рядка; пристрій обробки даних містить у собі засіб заміни або етап заміни, що складає в заміні, у випадку, коли mb кодових бітів, зчитаних у напрямку рядка засобу збереження, установлені як b символів, mb кодових бітів таким чином, що кодові біти після заміни формують біти символів, що представляють символи, код LDPC являє собою код LDPC, запропонований у відповідності зі стандартом DVB-S.2 або DVB-T.2, і який має довжину N коду 64 800 і має швидкість кодування 2/3, m бітів являють собою 8 бітів, у той час як ціле число b дорівнює 2, 8 бітів коду LDPC відображають як один символ на деякі з 256 крапок сигналу, запропонованих відповідно до 256QAM, засіб збереження має 16 стовпців для збереження 8  2 бітів у напрямку рядка й збереження 64 800/(8  2) бітів у напрямку стовпця, засіб заміни, що виконує, у той час як i+ 1-ий біт від старшого значущого біта 8  2 кодових бітів, що зчитуються у напрямку рядка засобу збереження, представлений як біт bi і i+ 1-ий біт від старшого значущого біта 8  2 бітів символів двох послідовних символів, представлений як біт yi, заміну для призначення біта b0 для біта y15, біта b1 для біта y7, біта b2 для біта y1, біта b3 для біта y5, біта b4 для біта y6, біта b5 для біта y13, біта b6 для біта y11, біта b7 для біта y9, біта b8 для біта y8, біта b9 для біта y14, біта b10 для біта y12, біта b11 для біта y3, біта b12 для біта y0, біта b13 для біта y10, біта b14 для біта y4, і біту b15 для біта y2. У такому першому аспекті, як описано вище, код LDPC являє собою код LDPC, що запропонований у відповідності зі стандартом DVB-S.2 або DVB-T.2 і який має довжину N коду 64 800 і має швидкість кодування 2/3, і m бітів являють собою 8 бітів, у той час як ціле число b дорівнює 2. При цьому 8 бітів коду LDPC відображають як один символ на деякі з 256 крапок сигналу, запропонованих в 256QAM. Засіб збереження має 16 стовпців для збереження 8  2 бітів у напрямку рядка й зберігає 64 800/(8  2) біти в напрямку стовпця. У цьому випадку, коли i+ 1-ий біт від старшого значущого біта з 8  2 кодових бітів, що зчитуються у напрямку рядка засобу збереження, представлений як біт bi і i+ 1-ий біт від старшого значущого біта 8  2 бітів двох послідовних символів представлений як біт yi, здійснюють заміну для призначення біта b0 для біта y15, біта b1 для біта y7, біта b2 для біта y1, біта b3 для біта y5, біта b4 для біта y6, біта b5 для біта y13, біта b6 для біта y11, біта b7 для біта y9, біта b8 для біта y8, біта b9 для біта y14, біта b10 для біта y12, біта b11 для біта y3, біта b12 для біта y0, біта b13 для біта y10, біта b14 для біта y4, і біту b15 для біта y2. Пристрій кодування або спосіб кодування по другому аспекту даного винаходу являє собою пристрій кодування або спосіб кодування, що включають у себе засіб кодування або етап кодування, що має на меті здійснення кодування за допомогою коду LDPC, що має довжину коду 64 800 бітів і швидкість кодування 2/3, причому матриця перевірки на парність для коду LDPC виконана таким чином, що елементи зі значенням 1 матриці інформації, що відповідає довжині коду матриці перевірки на парність і довжині інформації, що відповідає швидкості кодування, визначених за допомогою таблиці вихідного значення матриці перевірки на парність, що вказує положення елементів зі значенням 1 матриці інформації, розташовані з періодом кожні 360 стовпців у напрямку стовпця, таблиця вихідного значення матриці перевірки на парність сформована з 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 4 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 5 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. У такому другому аспекті, як описане вище, виконують кодування з використанням коду LDPC, довжиною кодів 64 800 бітів і зі швидкістю кодування 2/3. Матриця перевірки на парність коду LDPC виконана таким чином, що елементи зі значенням 1 матриці інформації, що відповідає довжині коду матриці перевірки на парність і довжині інформації, що відповідає швидкості кодування, визначених за допомогою таблиці вихідного значення матриці перевірки на парність, що представляє положення елементів зі значенням 1 матриці інформації, розташовані з періодом кожні 360 стовпців у напрямку стовпця. Таблиця вихідного значення матриці перевірки на парність сформована з 6 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 317 2255 2324 2723 3538 3576 6194 6700 9101 10057 12739 17407 21039 1958 2007 3294 4394 12762 14505 14593 14692 16522 17737 19245 21272 21379 127 860 5001 5633 8644 9282 12690 14644 17553 19511 19681 20954 21002 2514 2822 5781 6297 8063 9469 9551 11407 11837 12985 15710 20236 20393 1565 3106 4659 4926 6495 6872 7343 8720 15785 16434 16727 19884 21325 706 3220 8568 10896 12486 13663 16398 16599 19475 19781 20625 20961 21335 4257 10449 12406 14561 16049 16522 17214 18029 18033 18802 19062 19526 20748 412 433 558 2614 2978 4157 6584 9320 11683 11819 13024 14486 16860 777 5906 7403 8550 8717 8770 11436 12846 13629 14755 15688 16392 16419 4093 5045 6037 7248 8633 9771 10260 10809 11326 12072 17516 19344 19938 2120 2648 3155 3852 6888 12258 14821 15359 16378 16437 17791 20614 21025 1085 2434 5816 7151 8050 9422 10884 12728 15353 17733 18140 18729 20920 856 1690 12787 6532 7357 9151 4210 16615 18152 11494 14036 17470 2474 10291 10323 1778 6973 10739 4347 9570 18748 2189 11942 20666 3868 7526 17706 8780 14796 18268 160 16232 17399 1285 2003 18922 4658 17331 20361 2765 4862 5875 4565 5521 8759 3484 7305 15829 5024 17730 17879 7031 12346 15024 179 6365 11352 2490 3143 5098 2643 3101 21259 4315 4724 13130 594 17365 18322 5983 8597 9627 10837 15102 20876 10448 20418 21478 3848 12029 15228 708 5652 13146 5998 7534 16117 2098 13201 18317 9186 14548 17776 5246 10398 18597 3083 4944 21021 13726 18495 19921 6736 10811 17545 10084 12411 14432 1064 13555 17033 679 9878 13547 3422 9910 20194 3640 3701 10046 5862 10134 11498 5923 9580 15060 1073 3012 16427 5527 20113 20883 7058 12924 15151 9764 12230 17375 772 7711 12723 555 13816 15376 7 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 10574 11268 17932 15442 17266 20482 390 3371 8781 10512 12216 17180 4309 14068 15783 3971 11673 20009 9259 14270 17199 2947 5852 20101 3965 9722 15363 1429 5689 16771 6101 6849 12781 3676 9347 18761 350 11659 18342 5961 14803 16123 2113 9163 13443 2155 9808 12885 2861 7988 11031 7309 9220 20745 6834 8742 11977 2133 12908 14704 10170 13809 18153 13464 14787 14975 799 1107 3789 3571 8176 10165 5433 13446 15481 3351 6767 12840 8950 8974 11650 1430 4250 21332 6283 10628 15050 8632 14404 16916 6509 10702 16278 15900 16395 17995 8031 18420 19733 3747 4634 17087 4453 6297 16262 2792 3513 17031 14846 20893 21563 17220 20436 21337 275 4107 10497 3536 7520 10027 14089 14943 19455 1965 3931 21104 2439 11565 17932 154 15279 21414 10017 11269 16546 7169 10161 16928 10284 16791 20655 36 3175 8475 2605 16269 19290 8947 9178 15420 5687 9156 12408 8096 9738 14711 4935 8093 19266 2667 10062 15972 6389 11318 14417 8800 18137 18434 5824 5927 15314 6056 13168 15179 3284 13138 18919 13115 17259 17332. 8 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 Слід зазначити, що пристрій обробки даних може бути незалежним пристроєм або може являти собою внутрішній блок, що входить до складу одного пристрою. Кращий ефект Відповідно до даного винаходу може бути поліпшена стійкість до помилок. Короткий опис креслень На Фіг. 1 показано матрицю H перевірки на парність коду LDPC. На Фіг. 2 показана блок-схема послідовності операцій, що ілюструє процедуру декодування коду LDPC. На Фіг. 3 показано приклад матриці перевірки на парність коду LDPC. На Фіг. 4 показано граф Таннера матриці перевірки на парність. На Фіг. 5 показано змінний вузол. На Фіг. 6 показано перевірочний вузол. На Фіг. 7 показано приклад конфігурації варіанта виконання системи передачі даних, у якій застосовується даний винахід. На Фіг. 8 показана блок-схема, що представляє приклад конфігурації пристрою 11 передачі даних. На Фіг. 9 показано матрицю перевірки на парність. На Фіг. 10 показано матрицю перевірки на парність. На Фіг. 11 показано матрицю перевірки на парність коду LDPC і ваги стовпців, запропонованих у стандарті DVB-S.2. На Фіг. 12 показано компонування крапок сигналу для 16QAM. На Фіг. 13 показано компонування крапок сигналу для 64QAM. На Фіг. 14 показано компонування крапок сигналу для 64QAM. На Фіг. 15 показано компонування крапок сигналу для 64QAM. На Фіг. 16 показано обробку демультиплексора 25. На Фіг. 17 показано обробку демультиплексора 25. На Фіг. 18 показано граф Таннера при декодуванні коду LDPC. На Фіг. 19 показано матрицю HT перевірки на парність, що має сходинкову структуру, і граф Таннера, що відповідає матриці HT перевірки на парність. На Фіг. 20 показано матрицю HT перевірки на парність для матриці H перевірки на парність, що відповідає коду LDPC після перемежовування парності. На Фіг. 21 показано перетворення матриці перевірки на парність. На Фіг. 22 показано обробку перемежовувача 24 скручування стовпців. На Фіг. 23 показано кількість стовпців у запам'ятовувальному пристрої 31, необхідну для перемежовування скручування стовпців, і адреси для запису вихідних положень. На Фіг. 24 показано кількість стовпців запам'ятовувального пристрою 31, необхідну для перемежовування скручування стовпців, і адреси для запису вихідних положень. На Фіг. 25 показана блок-схема послідовності операцій, що ілюструє процес передачі даних. На Фіг. 26 показано модель каналу передачі даних, прийнятого при моделюванні. На Фіг. 27 показано взаємозв'язок між частотою помилок, що одержується за допомогою моделювання, і допплерівською частотою fd коливань частоти. На Фіг. 28 показано взаємозв'язок між частотою помилок, що одержується в результаті моделювання, і допплерівською частотою fd для частотного тремтіння. На Фіг. 29 показана блок-схема, що представляє приклад блоку 21 кодування LDPC. На Фіг. 30 показана блок-схема послідовності операцій, що ілюструє обробку, виконувану блоком кодування LDPC. На Фіг. 31 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16 200. На Фіг. 32 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 33 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 34 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 35 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16 200. На Фіг. 36 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 37 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. 9 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 38 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 39 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 40 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16 200. На Фіг. 41 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 42 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 43 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 44 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 45 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16 200. На Фіг. 46 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 47 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 48 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 49 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 50 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16 200. На Фіг. 51 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 52 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 53 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 54 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 55 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 56 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 57 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 58 показано таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 59 показано спосіб визначення матриці H перевірки на парність із вихідної таблиці матриці перевірки на парність. На Фіг. 60 показано процес заміни відповідно до існуючих способів. На Фіг. 61 показано процес заміни відповідно до існуючих способів. На Фіг. 62 показано групи кодових бітів і групи бітів символів, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 256QAM, і кратне число b дорівнює 2. На Фіг. 63 показано правило призначення, де код LDPC, що має довжину коду 64 800і швидкість кодування 2/3, модульований відповідно до 256QAM, і кратне число b дорівнює 2. На Фіг. 64 показано заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 256QAM, і кратне число b дорівнює 2. На Фіг. 65 показано BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли виконують обробку заміни відповідно до існуючого способу заміни. На Фіг. 66 показано приклад таблиці вихідного значення матриці перевірки на парність для коду LDPC, відношення Eb/N0 якого, як граничне значення робочих характеристик, краще, ніж у стандартного коду. На Фіг. 67 показано приклад таблиці вихідного значення матриці перевірки на парність для 10 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 коду LDPC, відношення Eb/N0 якого, як граничне значення робочих характеристик, краще, ніж у стандартного коду. На Фіг. 68 показано приклад таблиці вихідного значення матриці перевірки на парність для коду LDPC, відношення Eb/N0 якого, як граничне значення робочих характеристик, краще, ніж у стандартного коду. На Фіг. 69 показано взаємозалежність Es/N0 і BER відносно стандартного коду й запропонованого коду. На Фіг. 70 показана блок-схема, що представляє приклад конфігурації пристрою 12 прийому. На Фіг. 71 показана блок-схема послідовності операцій, що ілюструє процес прийому. На Фіг. 72 показано приклад матриці перевірки на парність коду LDPC. На Фіг. 73 показано матрицю (матрицю перевірки на парність перетворення), отриману шляхом застосування заміни рядка й заміни стовпця до матриці перевірки на парність. На Фіг. 74 показано матрицю перевірки на парність перетворення, розділену на модуль 5  5 бітів. На Фіг. 75 показано приклад конфігурації пристрою декодування, у якому виконують математичну операцію вузла спільно для P вузлів. На Фіг. 76 показана блок-схема, що представляє приклад конфігурації блоку 56 декодування LDPC. На Фіг. 77 показана блок-схема, що представляє приклад конфігурації відповідно до варіанта виконання комп'ютера, у якому застосовують даний винахід. На Фіг. 78 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16 200. На Фіг. 79 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 80 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 81 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. На Фіг. 82 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16 200. На Фіг. 83 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 84 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 85 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 86 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. На Фіг. 87 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16 200. На Фіг. 88 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 89 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 90 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг. 91 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. На Фіг.92 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16 200. На Фіг. 93 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 94 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 95 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 96 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. На Фіг. 97 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16 200. 11 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 98 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 99 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 100 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 101 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. На Фіг. 102 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 103 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 104 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 105 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. На Фіг. 106 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64 800. На Фіг. 107 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64 800. На Фіг. 108 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64 800. На Фіг. 109 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64 800. На Фіг. 110 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64 800. На Фіг. 111 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64 800. На Фіг. 112 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. На Фіг. 113 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. На Фіг. 114 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. На Фіг. 115 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. На Фіг. 116 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. На Фіг. 117 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. На Фіг. 118 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 16 200. На Фіг. 119 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 16 200. На Фіг. 120 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 16 200. На Фіг. 121 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 16 200. На Фіг. 122 показано приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16 200. На Фіг. 123 показано інший приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16 200. На Фіг. 124 показано спосіб визначення матриці H перевірки на парність по вихідній таблиці матриці перевірки на парність. На Фіг. 125 показано приклад заміни кодових бітів. На Фіг. 126 показано інший приклад заміни кодових бітів. На Фіг. 127 показано додатковий приклад заміни кодових бітів. На Фіг. 128 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 129 показано результат моделювання BER. На Фіг. 130 показано інший результат моделювання BER. 12 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 131 показано додатковий результат моделювання BER. На Фіг. 132 показано ще один результат моделювання BER. На Фіг. 133 показано приклад заміни кодових бітів. На Фіг. 134 показано інший приклад заміни кодових бітів. На Фіг. 135 показано додатковий приклад заміни кодових бітів. На Фіг. 136 м ще один додатковий приклад заміни кодових бітів. На Фіг. 137 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 138 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 139 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 140 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 141 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 142 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 143 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 144 показано ще один додатковий приклад заміни кодових бітів. На Фіг. 145 показано обробку мультиплексора 54, що становить блок 53 зворотного перемежовування. На Фіг. 146 показано обробку блоку 55 зворотного перемежовування скручування стовпців. На Фіг. 147 показана блок-схема, що представляє інший приклад конфігурації пристрою 12 прийому. На Фіг. 148 показана блок-схема, що представляє перший приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. На Фіг. 149 показана блок-схема, що представляє другий приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. На Фіг. 150 показана блок-схема, що представляє третій приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. Пояснення посилань 11 Пристрій передачі, 12 Пристрій прийому, 21 Блок кодування LDPC, 22 Перемежовувач бітів, 23 Перемежовувач парності, 24 Перемежовувач скручування стовпців, 25 Демультиплексор, 26 Блок відображення, 27 Блок ортогональної модуляції, 31 Запам'ятовувальний пристрій, 32 Блок заміни, 51 Блок ортогональної демодуляції, 52 Блок зворотного відображення, 53 Зворотний перемежовувач, 54 Мультиплексор, 55 Перемежовувач скручування стовпців, 56 Блок декодування LDPC, 300 Запам'ятовувальний пристрій для збереження даних ребра, 301 Селектор, 302 Блок розрахунку перевірочного вузла, 303 Блок циклічного зсуву, 304 Запам'ятовувальний пристрій для збереження даних ребра, 305 Селектор, 306 Запам'ятовувальний пристрій даних прийому, 307 Блок розрахунку змінного вузла, 308 Схема циклічного зсуву, 309 Блок розрахунку декодованого слова, 310 Блок зміни компонування даних прийому, 311 Блок зміни компонування декодованих даних, 601 Блок обробки кодування, 602 Блок збереження, 611 Ділянка установки швидкості кодування, 612 Ділянка зчитування таблиці вихідного значення, 613 Ділянка формування матриці перевірки на парність, 614 Ділянка зчитування інформаційних бітів, 615 Ділянка математичної операції кодування парності, 616 Ділянка керування, 701 Шина, 702 ЦПП, 703 ПЗП, 704 ОЗП, 705 Жорсткий диск, 706 Блок виводу, 707 Блок вводу, 708 Блок передачі даних, 709 Привід, 710 Інтерфейс вводу/виводу, 711 Знімні носії запису, 1001 Блок зворотної заміни, 1002 Запам'ятовувальний пристрій, 1011 Блок одержання зворотного перемежовування парності, 1021 Блок декодування LDPC, 1101 Блок одержання, 1101 Блок обробки декодування лінії передачі даних, 1103 Блок обробки декодування джерела інформації, 1111 Блок виводу, 1121 Блок запису. Докладний опис винаходу На Фіг. 7 показаний приклад конфігурації варіанта виконання системи передачі, у якій застосовується даний винахід (термін система позначає логічний агрегат множини пристроїв, незалежно від того, включені чи ні окремі складові пристрою в один корпус). На Фіг. 7 показана система передачі, що містить у собі пристрій 11 передачі й пристрій 12 прийому. Пристрій 11 передачі виконує, наприклад, передачу (широкомовну передачу) (пересилання) телевізійної програми широкомовної передачі. Таким чином, пристрій 11 передачі, наприклад, кодує дані об'єкта, які являють собою об'єкт передачі, такі як дані зображення, дані звуку й т.д., як програму телевізійної широкомовної передачі, у код LDPC, і передає отримані в результаті дані, наприклад, через канал 13 передачі даних, такий як супутниковий канал зв'язку, наземні радіохвилі й мережа кабельного телебачення. Пристрій 12 прийому являє собою, наприклад, тюнер, телевізійний приймач або STB (телевізійну приставку), призначені для прийому телевізійної програми широкомовної передачі, 13 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 або ПК (персональний комп'ютер) для прийому IPTV (протокол телебачення Інтернет), і приймає коди LDPC, передані в нього із пристрою 11 передачі, через канал 13 передачі даних, декодує коди LDPC у дані об'єкта й виводить дані об'єкта. Тут, як відомо, коди LDPC, використовувані в системі передачі по Фіг. 7, проявляють дуже високу пропускну здатність у каналі передачі даних AWGN (адитивний білий гаусів шум). Однак у каналі 13 передачі даних, такому як наземні радіохвилі, іноді виникають пакетні помилки або знищення даних. Наприклад, у системі OFDM (ортогональне мультиплексування із частотним поділом каналів), у середовищі з багатопроменевим поширенням, у якому відношення D/U (відношення бажаної/небажаної потужності) дорівнює 0 дб (небажана потужність = луна сигнал, еквівалентна потужності бажаного сигналу = основний канал передачі даних), потужність певного символу стає рівною нулю (руйнування) у відповідь на затримку луна-сигналу (інші канали поширення, крім основного каналу). Крім того, також під час частотного тремтіння сигналу (канал передачі даних, у якому лунасигнал з нульовою затримкою й з доданою до нього допплерівською частотою (частотою Допплера)), де D/U дорівнює 0 дб, реалізується випадок, у якому потужність усього символу OFDM у певний момент часу зменшується до нуля (видалення) через допплерівську частоту. Крім того, іноді виникають пакетні помилки, через ситуацію, коли на стороні пристрою 12 прийому прокладені провідні лінії від блоку прийому (не показаний), такого як антена або тому подібне, для прийому сигналу із пристрою 11 передачі до пристрою 12 прийому або через нестабільність джерела живлення в пристрої 12 прийому. У той же час, при декодуванні кодів LDPC, оскільки виконують математичну операцію змінного вузла відповідно до виразу (1), у якому виконують підсумовування (прийнятих значень uoi) кодових бітів LDPC, як можна бачити на описаній вище Фіг. 5, у стовпці матриці H перевірки на парність і, отже, у змінному вузлі, що відповідає кодовому біту коду LDPC, якщо виникає помилка з кодовим бітом, що використовується для математичної операції змінного вузла, тоді знижується точність повідомлення, що визначається. Потім, оскільки при декодуванні коду LDPC повідомлення, визначене в змінному вузлі, з'єднаному з вузлом перевірки, використовується для виконання математичної операції вузла перевірки відповідно до виразу (7) у вузлі перевірки, якщо кількість вузлів перевірки, де (відповідні кодові біти LDPC) множина змінних вузлів, підключених до нього, одночасно проявляють помилку (містячи в собі знищення даних), стає більшим, тоді погіршуються характеристики декодування. Наприклад, якщо у двох або більше змінних вузлах, з'єднаних з вузлом перевірки, одночасно виникає знищення даних, тоді вузол перевірки повертає повідомлення про те, що ймовірність того, що значення може дорівнювати 0, і ймовірність того, що значення може дорівнювати 1, рівні один одному, в усі змінні вузли. У такому випадку ті вузли перевірки, у які було передане повідомлення про рівні ймовірності, не беруть участь в одному циклі обробки декодування (один набір математичної операції змінного вузла й математичної операції вузла перевірки), і, у результаті, потрібна збільшена кількість повторень обробки декодування. Отже, погіршуються характеристики декодування. Крім того, збільшується споживання енергії пристроєм 12 прийому, що виконує декодування коду LDPC. Відповідно до цього, система передачі даних, показана на Фіг. 7, виконана так, що стійкість до пакетних помилок або знищення інформації поліпшується, у той час як підтримуються характеристики каналу передачі даних AWGN. На Фіг. 8 показаний приклад конфігурації пристрою 11 передачі по Фіг. 7. На Фіг. 8 пристрій 11 передачі містить у собі блок 21 кодування LDPC, перемежовувач 22 бітів, блок 26 відображення й блок 27 ортогональної модуляції. У блок 21 кодування LDPC подають дані об'єкта. Блок 21 кодування LDPC здійснює кодування LDPC для даних об'єкта, переданих у нього, відповідно до матриці перевірки на парність, у якому матриця перевірки на парність, що являє собою блок, що відповідає бітам перевірки на парність коду LDPC, має сходинкову структуру й виводить код LDPC, у якому дані об'єкта являють собою інформаційні біти. Зокрема, блок 21 кодування LDPC виконує кодування LDPC, що являє собою кодування даних об'єкта в запропонований код LDPC, наприклад, у відповідності зі стандартами DVB-S.2 або DVB-T.2, і виводить код LDPC, отриманий у результаті кодування LDPC. Тут, у відповідності зі стандартом DVB-T.2, планується прийняти коди LDPC, запропоновані в стандарті DVB-S.2. Код LDPC, запропонований у стандарті DVB-S.2, являє собою код IRA (нагромадження з неоднорідним повторенням), і матриця перевірки на парність, що являє собою матрицю перевірки на парність коду LDPC, має сходинкову структуру. Матриця перевірки на парність і сходинкова структура будуть описані нижче. Крім того, код IRA описаний, 14 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 наприклад, у публікації "Irregular Repeat-Accumulate Codes," H. Jin., A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.18, Sept. 2000. Код LDPC, виведений із блоку 21 кодування LDPC, подають у перемежовувач 22 бітів. Перемежовувач 22 бітів являє собою пристрій обробки даних, призначений для перемежовування даних і містить у собі перемежовувач 23 парності, перемежовувач 24 скручування стовпців і демультиплексор (DEMUX) 25. Перемежовувач 23 парності виконує перемежовування парності бітів, що перемежовуються, перевірки на парність коду LDPC із блоку 21 кодування LDPC у положення інших бітів перевірки на парність, і подає код LDPC після перемежовування парності в перемежовувач 24 скручування стовпців. Перемежовувач 24 скручування стовпців виконує перемежовування скручування стовпців для коду LDPC з перемежовувача 23 парності й подає код LDPC після перемежовування скручування стовпців у демультиплексор 25. Зокрема, код LDPC передають після того, як два або більше його кодових біти будуть відображені на крапки сигналу, що представляють один символ ортогональної модуляції, блоком 26 відображення, описаним нижче. Перемежовувач 24 скручування стовпців здійснює, наприклад, таке перемежовування скручування стовпців, що описано нижче, як процес зміни компонування для кодових бітів LDPC з перемежовувача 23 парності так, що множина кодових бітів для коду LDPC, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, використовуваної в блоці 21 кодування LDPC, не включені в один символ. Демультиплексор 25 виконує обробку, що являє собою заміну положень двох або більше кодових бітів для коду LDPC (які повинні представляти символ) з перемежовувача 24 скручування стовпців, для одержання коду LDPC, стійкість якого до AWGN була посилена. Потім демультиплексор 25 подає два або більше кодових біти для коду LDPC, отриманих шляхом обробки заміни, як символ у блок 26 відображення. Блок 26 відображення відображає символ з демультиплексора 25, на крапки сигналів, визначені способом модуляції, таким як ортогональна модуляція (багатозначна модуляція), що здійснюється блоком 27 ортогональної модуляції. Зокрема, блок 26 відображення відображає код LDPC з демультиплексора 25 на крапку сигналу, визначену системою модуляції, на площину IQ (сукупність IQ), визначену віссю I, що представляє компонент I, що перебуває у фазі з несучої, і віссю q, що представляє компонент q, що ортогональний до несучої хвилі. Тут, як спосіб модуляції для ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, прийняті способи модуляції, що включають у себе, наприклад, спосіб модуляції, визначений у стандартах DVB-T, тобто, наприклад, доступні QPSK (квадратурна фазова маніпуляція), 16QAM (квадратурна амплітудна маніпуляція), 64QAM, 256QAM, 1024QAM, 4096QAM і т.д. Який спосіб модуляції повинен використовуватися для ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, встановлюється заздалегідь, наприклад, коли оператор використовує операцію пристрою 11 передачі. Слід зазначити, що блок 27 ортогональної модуляції може здійснювати деяку іншу ортогональну модуляцію, таку як, наприклад, 4PAM (ІАМ, імпульсно-амплітудна модуляція). Символ, відображений на крапку сигналу блоком 26 відображення, подають у блок 27 ортогональної модуляції. Блок 27 ортогональної модуляції виконує ортогональну модуляцію несучої відповідно до (символу, що відображений на) крапкою сигналу із блоку 26 відображення, і передає сигнал модуляції, отриманий у результаті ортогональної модуляції, через канал 13 передачі даних (Фіг. 7). Тепер на Фіг. 9 представлена матриця H перевірки на парність, використовувана при кодуванні LDPC блоком 21 кодування LDPC по Фіг. 8. Матриця H перевірки на парність має структуру LDGM (матриця генерування з малою щільністю) і може бути представлена виразом H = [HA|HT] з інформаційної матриці HA ділянки, що відповідає інформаційним бітам, і матриці HT парності, що відповідає бітам перевірки на парність серед кодових бітів LDPC (матриця, у якій елементи інформаційної матриці HA являють собою елементи з лівої сторони, і елементи матриці H T парності являють собою елементи із правої сторони). Тут кількість інформаційних бітів і кількість бітів перевірки на парність серед кодових бітів одного коду LDPC (одне кодове слово) називається довжиною K інформації й довжиною М парності, і кількість бітів для кодових бітів одного коду LDPC називається довжиною N коду (= K 15 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 + M). Довжина K інформації й довжина М парності для коду LDPC з визначеною довжиною N коду залежать від швидкості кодування. У той же час, матриця H перевірки на парність являє собою матрицю, у якої кількість рядків  стовпців дорівнює М  N. Потім матриця HA інформації являє собою матрицю розміром М  K і матриця HT парності являє собою матрицю розміром М  М. На Фіг. 10 показана матриця HT парності матриці H перевірки на парність для коду LDPC, запропонованого у відповідності зі стандартом DVB-S.2 (і DVB-T.2). Матриця HT парності матриці H перевірки на парність коду LDPC, запропонованого у відповідності зі стандартом DVB-S.2, має сходинкову структуру в якій елементи зі значенням 1 розташовані у вигляді сходів, як можна бачити на Фіг. 10. Вага рядка матриці H T парності дорівнює 1 для першого рядка, але дорівнює 2 для всіх інших рядків. У той же час, вага стовпця дорівнює 1 для останнього стовпця, але дорівнює 2 для всіх інших стовпців. Як описано вище, код LDPC матриці H перевірки на парність, у якій матриця H T парності має сходинкову структуру, може бути надійно виготовлений, використовуючи матрицю H перевірки на парність. Зокрема, код LDPC (одне кодове слово) представлено вектором c рядка, і вектор а стовпця, T отриманий шляхом транспозиції вектора рядка, представлений як c . Крім того, частина інформаційних бітів з вектора с рядка, що являє собою код LDPC, представлена вектором A рядка, і частина бітів перевірки на парність представлена вектором T рядка. Тут, у цьому випадку, вектор c рядка може бути представлений виразом c = [A|T] з вектора а рядка, як інформаційні біти, і вектор T рядка, як біти перевірки на парність (вектор рядка, у якому елементи вектора A рядка являють собою елементи з лівої сторони, і елементи вектора T рядка являють собою елементи із правої сторони). Необхідно, щоб матриця H перевірки на парність і вектор а = [A|T] рядка, як код LDPC, T задовольняли виразу Hc = 0, і де матриця HT парності матриці H = [HA|HT] перевірки на парність має таку сходинкову структуру, як показано на Фіг. 10, вектор T рядка, як біти перевірки на T парність, які формують вектор c = [A|T] рядка, що задовольняє виразу Hc = 0 може бути послідовно визначений шляхом послідовної установки елементів у рядках, що починаються з T T елементів у першому рядку вектора Hc стовпця, у виразі Hc = 0, рівними нулю. На Фіг. 11 показана матриця H перевірки на парність коду LDPC і ваги стовпця, визначені в стандарті DVB-S.2 (і DVB-T.2). Зокрема, на Фіг. 11А показана матриця H перевірки на парність коду LDPC, визначеного в стандарті DVB-S.2. Що стосується стовпців KX з першого стовпця матриці H перевірки на парність, вага стовпця дорівнює X; що стосується наступних стовпців K3, вага стовпця дорівнює 3; що стосується наступних M-1 рядків, вага стовпця дорівнює 2; і що стосується останнього одного стовпця, вага стовпця дорівнює 1. Тут KX + K3 + M-1 + 1 дорівнює довжині N коду. У стандарті DVB-S.2, стовпці з номерами KX, K3 і М (довжина парності), а також вага X стовпця запропоновані таким чином, як можна бачити на Фіг. 11 B. Зокрема, на Фіг. 11 B ілюструються стовпці з номерами KX, K3 і М, а також вага X стовпця для різних швидкостей кодування кодів LDPC, запропонованих у стандарті DVB-S.2. У стандарті DVB-S.2, запропоновані коди LDPC з довжинами N коду 64 800 бітів і 16 200 бітів. І як можна бачити на Фіг. 11 B, для коду LDPC довжина N коду якого дорівнює 64 800 бітів, запропоновані 11 швидкостей кодування (номінальні швидкості) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 і 9/10, і для коду LDPC, з довжиною N коду 16 200 бітів, запропоновані 10 швидкостей кодування 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 і 8/9. Що стосується кодів LDPC, відомо, що кодові біти, що відповідають стовпцю матриці H перевірки на парність, що має більш високу вагу стовпця, проявляють меншу частоту появи помилок. Матриця H перевірки на парність, запропонована у відповідності зі стандартом DVB-S.2 і показана на Фіг. 11, виявляє тенденцію, що полягає в тому, що стовпець, розташований ближче до головної сторони (ліва сторона), має більш високу вагу стовпця. Відповідно до цього, код LDPC, що відповідає матриці H перевірки на парність, має тенденцію, що полягає в тому, що кодовий біт, розташований ближче до голови, має більше високу стійкість до помилок (має більше високу стійкість до помилки), і кодовий біт, розташований ближче до хвоста, має більше низьку стійкість до помилки. На Фіг. 12 ілюструється компонування (крапки сигналу, що відповідають) 16 символів на площині IQ, де виконують модуляцію 16QAM за допомогою блоку 27 ортогональної модуляції по 16 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 8. Зокрема, на Фіг. 12А ілюструються символи 16QAM. 4 В 16QAM один символ представляє 4 біти, і існують 16 (= 2 ) символів. Потім ці 16 символів розташовують так, що вони формують квадратну форму 4  4 символи в напрямку I  напрямок q, із центром на початку координат площини IQ. Тепер, якщо i+ 1-ий біт від старшого значущого біта рядка бітів, представлених одним символом, буде представлений як біт yi, тоді 4 біти, представлені одним символом модуляції 16QAM, можуть бути представлені як біти y0, y1, y2 і y3 у порядку, починаючи зі старшого значущого біта. У випадку, коли спосіб модуляції являє собою 16QAM, 4 кодових біти для коду LDPC установлені (виражені символічно) як символ (значення символу) з 4 бітів y0 - y3. На Фіг. 12 B позначені межі біта по відношенню до 4 бітів (нижче біт також називається бітом символу), y0 - y3, представлених символом 16QAM. Тут межа біта, що відповідає біту yi символу (на Фіг. 12 i = 0, 1, 2, 3), позначає межу між символом, біт yi якого дорівнює 0, і іншим символом, біт yi якого дорівнює 1. Як можна бачити на Фіг. 12 B, щодо старшого значимого біта y0 символу серед 4 бітів y0 - y3 символу, представлених символом 16QAM, тільки одне місце розташування на осі q у площині IQ утворить межу бітів, і що стосується другого біта y1 символу (другий від старшого значущого біта), тільки одне місце на осі I на площині IQ утворить межу біта. Крім того, щодо третього біта y3 символу, кожне із двох місць положень між першим і другим стовпцями, і між третім, і четвертим стовпцями ліворуч від символу 4  4 утворюють межу. Крім того, щодо четвертого біта y3 символу, кожне із двох місць положення між першим і другим рядками, і між третім і четвертим рядками символу 4  4 утворює межу. У біті y1 символу, що представлений символом, менш імовірно виникає помилка, і у імовірність його помилки зменшується при збільшенні кількості символів, розташованих далі від межі біта, але ймовірність помилки стає вище при зростанні кількості символів розташованих ближче до межі бітів. Якщо біт, у якому, менш імовірно, виникає помилка (стійкий до помилки) називається "сильним битому", а біт, у якому більш імовірно виникає помилка (менш стійкий до помилки), називається “слабким битому”, тоді, щодо 4 бітів y0 - y3 символи, представлених символами 16QAM, старший значимий біт y0 символу й другий біт y1 символу являють собою сильні біти, і третій біт y2 символи, і четвертий біт y3 символи являють собою слабкі біти. На Фіг. 13 - 15 ілюструються компонування (крапок сигналу, що відповідають) 64 символам у площині IQ, де здійснюють модуляцію 64QAM з використанням блоку 27 ортогональної модуляції по Фіг. 8. 6 При модуляції 64QAM, один символ представляє 6 бітів, і існують 64 (= 2 ) символи. Потім ці 64 символи розміщують таким чином, що вони утворюють квадрат розміром 8  8 символів у напрямку I  напрямок q із центром у початку координат площини IQ. Біти символів, представлені одним символом 64QAM, можуть бути представлені як біти y0, y1, y2, y3, y4 і y5 починаючи зі старшого значущого біта. У випадку, коли спосіб модуляції являє собою 64QAM, 6 кодових бітів для коду LDPC установлюють (виражають символічно) як символ (значення символу) 6 бітів y0 - y5. Тут на Фіг. 13 позначені межі бітів щодо старшого значимого біта y0 символу й другого біта y1 символу серед бітів y0 - y5 символів, для символів 64QAM; на Фіг. 14 позначені межі бітів, що відносяться до третього біта y2 символу й четвертий біт y3 символу; і на Фіг. 15 позначені межі бітів, що відносяться до п'ятого біта y4 символу й шостий біт y5 символу. Як можна бачити на Фіг. 13, кількість меж бітів по відношенню до кожного зі старшого значимого біта y0 символу, і другого біта y1 символу, дорівнює одиниці. У той же час, як можна бачити на Фіг. 14, кількість меж бітів, що належать до кожного із третього біта y2 символу й четвертий біт y3 символу, дорівнює двом, і як можна бачити на Фіг. 15, кількість меж бітів, що належать до кожного з п'ятого біта y4 символу й шостий біт y5 символу, дорівнює чотирьом. Відповідно до цього, серед бітів y0 - y5 символів для символів 64QAM, старший значимий біт y0 символу й другий біт y1 символу являють собою найдужчі біти, і третій біт y2 символу, і четвертий біт y3 символу являють собою другі найдужчі біти. Потім п'ятий біт y4 символу й шостий біт y5 символу являють собою найбільш слабкі біти. На Фіг. 12 і далі на Фіг. 13 - 15 можна бачити, що щодо бітів символу для символів ортогональної модуляції, присутня тенденція, що проявляється в тому, що біт більш високого порядку являє собою сильний біт, і біт більш низького порядку являє собою слабкий біт. Тут, як описано вище з посиланням на Фіг. 11, код LDPC, виведений із блоку 21 кодування LDPC (Фіг. 8) містить у собі кодові біти, які стійкі до помилок, і кодові біти, які менш стійкі до помилок. 17 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 У той же час, як описано вище з посиланням на Фіг. 12 - 15, біти символів для символів ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, містять у собі сильні біти й слабкі біти. Відповідно до цього, якщо кодовий біт для коду LDPC, що має малу стійкістю до помилки, буде призначений слабкому біту символу для символу ортогональної модуляції, тоді знижується в ціломустійкість до помилок. Тому був запропонований перемежовувач, що виконує перемежовування кодових бітів для коду LDPC таким чином, що кодові біти LDPC, які мають низьку стійкість до помилки, виділяють для сильних бітів (бітів символів) для символу ортогональної модуляції. Демультиплексор 25 по Фіг. 8 здійснює обробку перемежовувача. На Фіг. 16 показаний вид, що ілюструє обробку демультиплексора 25 по Фіг. 8. Зокрема, на Фіг. 16А показаний приклад функціональної конфігурації демультиплексора 25. Демультиплексор 25 містить у собі запам'ятовувальний пристрій 31 і блок 32 заміни. У запам'ятовувальний пристрій 31 подають код LDPC із блоку 21 кодування LDPC. Запам'ятовувальний пристрій 31 має ємність збереження, для збереження mb бітів в (горизонтальному) напрямку рядка й збереження N/(mb) бітів в (вертикальному) напрямку стовпця. Запам'ятовувальний пристрій 31 записує кодові біти LDPC, що подаються в нього, у напрямку стовпця, і зчитує кодові біти в напрямку рядка й потім передає зчитані кодові біти в блок 32 заміни. Тут N (=довжина K інформації + довжина M парності) становить довжину коду для коду LDPC, як описано вище. Крім того, m являє собою кількість бітів для кодових бітів LDPC, що дорівнює одному символу, і b являє собою задане позитивне ціле число, що являє собою кратне число, використовуване для множення m на ціле число. Мультиплексор 25 перетворює (виражає символічно) кодові біти LDPC у символи, як описано вище, і кратне число b становить кількість символів, одержуваних у результаті однократного символічного вираження за допомогою мультиплексора 25. На Фіг. 16А показаний приклад конфігурації демультиплексора 25, у випадку, коли система модуляції являє собою 64QAM, і, відповідно, кількість m бітів кодових бітів LDPC, що становлять один символ, дорівнює 6 бітів. Крім того, на Фіг. 16А, кратне число b дорівнює 1, і, відповідно, запам'ятовувальний пристрій 31 має ємність збереження N/(6  1) × (6  1) бітів у напрямку стовпця  напрямку рядка. Тут область збереження запам'ятовувального пристрою 31, що поширюється в напрямку стовпця й містить у собі один біт у напрямку рядка, нижче називається, відповідно, стовпцем. На Фіг. 16А запам'ятовувальний пристрій 31 містить у собі шість (= 6  1) стовпців. Демультиплексор 25 виконує запис кодових бітів для коду LDPC у напрямку зверху донизу стовпця, що формує запам'ятовувальний пристрій 31 (у напрямку стовпця), починаючи зі стовпця в лівій стороні в напрямку стовпця із правої сторони. Потім, якщо запис кодових бітів закінчується найнижчим бітом у крайньому правому стовпці, тоді кодові біти зчитують і передають у блок 32 заміни у вигляді модуля з 6 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка для всіх стовпців, які утворюють запам'ятовувальний пристрій 31. Блок 32 заміни здійснює обробку заміни, що полягає в заміні положення кодових бітів з 6 бітів із запам'ятовувального пристрою 31, і виводить ці 6 бітів, отриманих у результаті заміни, як 6 бітів y0, y1, y2, y3, y4 і y5 символів, які являють собою один символ 64QAM. Зокрема, у той час як mb кодових бітів (у цьому випадку, 6 бітів) зчитують у напрямку рядка із запам'ятовувального пристрою 31, якщо i-ий біт (i = 0, 1, …, mb-1) від старшого значущого біта серед mb кодових бітів, зчитаних із запам'ятовувального пристрою 31, представлений бітом b i, тоді 6 кодових бітів, зчитаних у напрямку рядка із запам'ятовувального пристрою 31, можуть бути представлені як біти b0, b1, b2, b3, b4 і b5 у порядку, починаючи зі старшого значущого біта. Взаємозв'язок ваги стовпця, описаного вище з посиланням на Фіг. 11, приводить до того, що кодовий біт, розташований у напрямку біта b0, являє собою кодовий біт, що має високу стійкість до помилки, у той час як кодовий біт у напрямку біта b 5 являє собою кодовий біт з низькою стійкістю до помилки. Блок 32 заміни виконує обробку заміни, що полягає в заміні положення 6 кодових бітів b 0 - b5 із запам'ятовувального пристрою 31 таким чином, що кодовий біт, що має низьку стійкість до помилки серед 6 кодових бітів b0 - b5 із запам'ятовувального пристрою 31, може бути призначений біту, що має високу стійкість серед бітів y0 - y5 символів одного символу 64QAM. Тут, як спосіб заміни, для заміни 6 кодових бітів b 0 - b5 із запам'ятовувального пристрою 31 так, щоб вони були призначені для 6 бітів y0 - y5 символів, що представляють один символ 18 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 64QAM, були запропоновані різні системи. На Фіг. 16 B ілюструється перший спосіб заміни; на Фіг. 16C ілюструється другий спосіб заміни; і на Фіг. 16D ілюструється третій спосіб заміни. На Фіг. 16B - Фіг. 16D (також аналогічно на Фіг. 17, що описана нижче), сегмент лінії, взаємно з'єднуючий біти bi і yj, позначає, що кодовий біт bi призначають для біта yj символу (заміняють на положення біта yj символу). Щодо першого способу заміни, пропонується прийняти один із трьох видів способів заміни показаних на Фіг. 16 B, і, як другий спосіб заміни пропонується прийняти один із двох видів способів заміни по Фіг. 16 C. Як третій спосіб заміни пропонується вибрати й використовувати шість видів способів заміни, показаних на Фіг. 16 D, почерзі. На Фіг. 17 ілюструється приклад конфігурації демультиплексора 25, у випадку, у якому спосіб модуляції являє собою 64QAM (відповідно, кількість m бітів кодових бітів LDPC, відображуваних на один символ, дорівнює 6, аналогічно показаному на Фіг. 16), і кратне число b дорівнює 2, і четвертий спосіб заміни. У випадку, коли кратне число b дорівнює 2, запам'ятовувальний пристрій 31 має ємність збереження, рівну N/(6  2) × (6  2) бітів у напрямку стовпця  напрямку рядка й містить у собі 12 (= 6  2) стовпців. На Фіг. 17А представлений порядок запису коду LDPC у запам'ятовувальний пристрій 31. Демультиплексор 25 здійснює запис кодових бітів для коду LDPC у напрямку зверху донизу стовпця, що формує запам'ятовувальний пристрій 31 (у напрямку стовпця), починаючи зі стовпця з лівої сторони, у напрямку стовпця із правої сторони, як описано вище з посиланням на Фіг. 16. Потім, якщо запис кодових бітів закінчується найнижчим бітом у крайньому правому стовпці, тоді кодові біти зчитують і передають у блок 32 заміни в модулях розміром 12 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка, для всіх стовпців, які формують запам'ятовувальний пристрій 31. Блок 32 заміни виконує обробку заміни, що полягає в заміні положення 12 кодових бітів із запам'ятовувального пристрою 31 відповідно до четвертого способу заміни, і виводить 12 бітів, отриманих у результаті заміни, як 12 бітів, що представляють два символи (b символів) 64QAM, зокрема, як 6 бітів y0, y1, y2, y3, y4 і y5 символів, що представляють один символ 64QAM і 6 бітів y0, y1, y2, y3, y4 і y5 символів, що представляють наступний один символ. Тут, на Фіг. 17В ілюструється четвертий спосіб заміни, що полягає в обробці заміни, виконуваної блоком 32 заміни, показаному на Фіг. 17А. Слід зазначити, що у випадку, коли кратне число b дорівнює 2 (також аналогічно випадку, коли кратне число b дорівнює або більше, ніж 3), при обробці заміни, mb кодових бітів виділяють для mb бітів символів для b послідовних символів. У наступному описі, включаючи опис, наведений з посиланням на Фіг. 17, i+ 1-ий біт від старшого значущого біта серед mb бітів символів для b послідовних символів, представлений як біт (біт символу) yi для зручності опису. Крім того, який спосіб заміни є оптимальним, тобто, який спосіб заміни забезпечує поліпшену частоту появи помилок у каналі передачі даних AWGN, залежить від швидкості кодування, довжини кодів і способу модуляції коду LDPC і т.д. Тепер, з посиланням на Фіг. 18 - 20, буде описано перемежовування парності, виконуване перемежовувачем 23 парності по Фіг. 8. На Фіг. 18 показана (частина) графа Таннера матриці перевірки на парність для коду LDPC. Якщо множина (відповідних кодових бітів) змінних вузлів, з'єднаних з вузлом перевірки, таким чином, що у двох змінних вузлах спостерігаються помилки, такі як одночасне знищення інформації, як показано на Фіг. 18, тоді вузол перевірки повертає повідомлення рівної ймовірності, що представляє, що ймовірність того, що значення може дорівнювати 0, і ймовірність того, що значення може б дорівнювати 1, рівні один одному у всіх змінних вузлах, з'єднаних з вузлом перевірки. Тому, якщо множина змінних вузлів, з'єднаних з тим самим вузлом перевірки, будуть одночасно переведені в стан знищення інформації або тому подібне, то погіршується характеристика декодування. Зокрема, код LDPC, виведений із блоку кодування LDPC по Фіг. 8 і запропонований у відповідності зі стандартом DVB-S.2, являє собою код IRA, і матриця HT парності матриці H перевірки на парність має сходинкову структуру, як показано на Фіг. 10. На Фіг. 19 ілюструється матриця HT парності, що має сходинкову структуру, і граф Таннера, що відповідає матриці HT парності. Зокрема, на Фіг. 19А показана матриця HT парності, що має сходинкову структуру, і на Фіг. 19В показаний граф Таннера, що відповідає матриці HT парності, що показана на Фіг. 19А. 19 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 У випадку, коли матриця HT парності має сходинкову структуру, у графі Таннера матриці HT парності змінні вузли коду LDPC, які відповідають стовпцю елемента матриці H T парності, що мають значення 1, і все повідомлення визначене з використанням сусідніх кодових бітів (бітів парності), з'єднані з тим самим перевірочним вузлом. Відповідно до цього, якщо сусідні біти парності, описані вище, переведені в стан помилки через пакетні помилки, знищення даних або тому подібне, тоді, оскільки вузол перевірки, з яким з'єднана множина змінних вузлів, що відповідають множині бітів парності, у яких виникала помилка (змінні вузли, повідомлення яких повинне бути визначене з використанням бітів парності), повертає повідомлення рівної ймовірності, яке відображає те, що ймовірність того, що значення може бути дорівнює 0, і ймовірність того, що значення може бути дорівнює 1, можуть бути рівні один одному, у змінні вузли, з'єднані з вузлом перевірки, робочі характеристики декодування погіршуються. Потім, коли довжина пакета (кількість бітів, які складають помилку в пакеті) велика, характеристики декодування додатково погіршуються. Тому, для запобігання описаного вище погіршення робочих характеристик декодування перемежовувач 23 парності (Фіг. 8) виконує перемежовування, що полягає в перемежовуванні бітів парності коду LDPC із блоку 21 кодування LDPC, у положення інших бітів парності. На Фіг. 20 показана матриця HT парності, що являє собою матрицю H перевірки на парність для коду LDPC після перемежовування парності, виконаного за допомогою перемежовувача 23 парності по Фіг. 8. Тут інформаційна матриця HА для матриці H перевірки на парність, що відповідає коду LDPC, запропонована у відповідності зі стандартом DVB-S.2 і виведена із блоку 21 кодування LDPC, має циклічну структуру. Циклічна структура означає структуру, у якій певний стовпець збігається з іншим стовпцем у стані циклічної роботи (поворот), і містить у собі, наприклад, структуру, у якій для кожних P стовпців положення зі значенням 1 у рядках P стовпців збігаються з положеннями, у які перший один з P стовпців циклічно зсунутий у напрямку стовпця на величину, що збільшується пропорційно значенню q, отриманому шляхом поділу довжини М парності. Надалі, кількість P стовпців у циклічній структурі відповідно називається числом модуля стовпців циклічної структури. Як код LDPC, що запропонований в стандарті DVB-S.2 і виведений із блоку 21 кодування LDPC, доступні два коди LDPC, що включають у себе коди з довжиною N коду, рівною 64 800 бітів і 16 200 бітів, як описано вище з посиланням на Фіг. 11. Тепер, якщо звернути увагу на код LDPC, довжина N коду якого становить 64 800 бітів із двох різних кодів LDPC, з довжиною N коду 64 800 бітів і 16 200 бітів, тоді доступні одинадцять різних швидкостей кодування як швидкості кодування коду LDPC, з довжиною N коду, рівною 64 800 бітів, як описано вище з посиланням на Фіг. 11. Щодо кодів LDPC з довжиною N коду 64 800 бітів і які мають одинадцять різних швидкостей кодування, у стандарті DVB-S.2 запропоновано, що стовпець із номером P циклічної структури запропонований для числа 360, що являє собою один з дільників довжини М парності, за винятком 1 і М. Крім того, щодо кодів LDPC, довжина N кодів яких становить 64 800 бітів і які мають одинадцять різних швидкостей кодування, довжина М парності має значення, що не містить прості числа, і представлена виразом М = q  P = q  360, що використовує значення q, що відрізняється, залежно від швидкості кодування. Відповідно до цього, значення q також являє собою один з дільників довжини М парності, за винятком 1 і М, аналогічно номеру P стовпця циклічної структури, і його одержують шляхом ділення довжини М парності на номер P стовпця циклічної структури (добуток P і q, що являє собою дільники довжини М парності, становить довжину M парності). У випадку, коли довжина інформації представлена як K, і ціле число більше 0, але менше ніж P, представлено як x, у той час як ціле число більше 0, але менше q, представлене як y, перемежовувач 23 парності виконує перемежовування, як перемежовування парності, K+qx+y+ 10-го кодового біта серед бітів парності, які становлять кодові біти від K+ 1-го до K+M-го (K + М = N) LDPC із блоку 21 кодування LDPC, до положення K+Py+x+ 1-го кодового біта. Відповідно до такого перемежовуванням парності, оскільки біти парності (що відповідають бітам парності) у змінних вузлах, з'єднаних з одним вузлом перевірки, розташовані на відстані, що відповідає числу P стовпців циклічної структури, тут на відстані 360 бітів, де довжина пакета менше, ніж 360 бітів, можна запобігти такій ситуації, у якій множина змінних вузлів, з'єднаних з тим самим перевірочним вузлом, одночасно стають вузлами з помилкою. У результаті, може бути поліпшена стійкість до пакетної помилки. Слід зазначити, що код LDPC після перемежовування парності, відповідно до якого K+qx+y+ 20 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 1-ий кодовий біт перемежовують із положенням K+Py+x+1-го кодового біта, збігається з кодом LDPC матриці перевірки на парність (нижче називається також матрицею перетворення перевірки на парність), отриманої в результаті заміни стовпців, що полягає в заміні K+qx+y+ 1-го стовпця вихідної матриці H перевірки на парність на K+Py+x+ 1-ий стовпець. Крім того, у матриці парності матриці перетворення перевірки на парність, псевдоциклічна структура модуля якої становить P стовпців (на Фіг. 20 360 стовпців), виглядає так, як показано на Фіг. 20. Тут, псевдоциклічна структура позначає структуру, що має ділянку, що має циклічну структуру, за винятком її частини. У стовпці перетворення перевірки на парність, отриманому шляхом застосування заміни стовпця, що відповідає перемежовуванню парності для матриці перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2, на ділянці з 360 рядків  360 стовпців (матриця зсуву, описана нижче) у правій кутовій ділянці не вистачає одного елемента 1 (який має значення 0). Тому матриця перетворення перевірки на парність не має (повну) циклічну структуру, але має псевдоциклічну структуру. Слід зазначити, що матриця перетворення перевірки на парність по Фіг. 20 являє собою матрицю, у якій також застосовують заміну рядків (заміна рядків), для побудови матриці перетворення перевірки на парність із описаної нижче матриці конфігурації, до вихідної матриці H перевірки на парність, на додаток до заміни стовпців, що відповідає перемежовуванню парності. Тепер буде описано перемежовування скручування стовпців як обробка зміни компонування, з використанням перемежовувача 24 скручування стовпців по Фіг. 8, з посиланням на Фіг. 21 - 24. У пристрої 11 передачі по Фіг. 8, два або більше з кодових бітів для коду LDPC передають як один символ, як описано вище, для поліпшення ефективності використання частот. Зокрема, наприклад, у випадку, коли 2 біти кодових бітів використовують для формування одного символу, як спосіб модуляції використовують, наприклад, QPSK, але у випадку, коли 4 біти кодових бітів використовують для формування одного символу, наприклад, 16QAM використовують як спосіб модуляції. У випадку коли два або більше з кодових бітів передають як один символ таким чином, якщо знищення даних або подібне відбувається для певного символу, всі з кодових бітів (призначених для бітів символу) цього символу стають помилкою (знищення даних). Відповідно до цього, для зменшення ймовірності того, що в множині змінних вузлів (кодових бітів, що відповідають змінним вузлам), з'єднаних з тим самим вузлом перевірки, може одночасно виникнути знищення даних, для поліпшення робочих характеристик декодування необхідно виключити з'єднання змінних вузлів, що відповідають кодовим бітам одного символу, з тим самим вузлом перевірки. У той же час, у матриці H перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2 і виведеного із блоку 21 кодування LDPC, матриця НА інформації має циклічну структуру, і матриця HT парності має сходинкову структуру, як описано вище. Потім, у матриці перевірки перетворення перевірки на парність, що являє собою матрицю перевірки на парність коду LDPC, після перемежовування парності, циклічна структура (точніше, псевдоциклічна структура, як описано вище) проявляється також у матриці парності, як описано з посиланням на Фіг. 20. На Фіг. 21 показана матриця перетворення перевірки на парність. Зокрема, на Фіг. 21А ілюструється матриця перетворення перевірки на парність для матриці H перевірки на парність, що має довжину N коду, рівну 64 800 бітів, і швидкість (r) кодування, рівну 3/4. На Фіг. 21А положення елемента, що має значення 1 у матриці перетворення перевірки на парність, позначено крапкою (). На Фіг. 21B процес виконують за допомогою демультиплексора 25 (Фіг. 8) для коду LDPC матриці перетворення перевірки на парність, показаної на Фіг. 21А, тобто, для коду LDPC після перемежовування парності. На Фіг. 21B, кодові біти LDPC після перемежовування парності записують у напрямку стовпців у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31 демультиплексора 25, використовуючи 16QAM, як спосіб модуляції. Кодові біти, записані в напрямку стовпців у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31, зчитують у напрямку рядка в одиницях по 4 біти, які складають один символ. У такому випадку, 4 кодових біти B0, B1, B2 і B3, які складають один символ, іноді становлять кодові біти, що відповідають 1, і включені в один довільний рядок матриці перевірки на парність 21 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 після перетворення, показаного на Фіг. 21А, і в цьому випадку змінні вузли, що відповідають кодовим бітам B0, B1, B2 і B3, з'єднані з тим самим вузлом перевірки. Відповідно до цього, у випадку, коли 4 кодових біти B 0, B1, B2 і B3 одного символу стають кодовими бітами, що відповідають 1, і включені в один довільний рядок матриці перетворення перевірки на парність, якщо відбувається знищення даних у символі, тоді той же вузол перевірки, з яким з'єднані змінні вузли, що відповідають кодовим бітам B0, B1, B2 і B3, не може визначити відповідне повідомлення. У результаті, погіршуються характеристики декодування. Також, щодо інших швидкостей кодування, крім швидкості кодування 3/4, множина кодових бітів, що відповідають множині змінних вузлів, підключених до того ж вузла перевірки, аналогічно, іноді становлять один символ 16QAM. Тому перемежовувач 24 скручування стовпців виконує перемежовування скручування стовпців, у якому кодові біти для коду LDPC після перемежовування парності з перемежовувача 23 парності перемежовують таким чином, що множина кодових бітів, що відповідають 1, включених в один довільний рядок матриці перетворення перевірки на парність, не включені в один символ. На Фіг. 22 показано перемежовування скручування стовпців. Зокрема, на Фіг. 22 ілюструється запам'ятовувальний пристрій 31 (Фіг. 16 і 17) демультиплексора 25. Запам'ятовувальний пристрій 31 має ємність збереження для збереження mb бітів у напрямку стовпців (вертикальному напрямку) і зберігає N/(mb) бітів у напрямку рядка (у горизонтальному напрямку) і містить у собі mb стовпців, як описано на Фіг. 16. Потім перемежовувач 24 скручування стовпців записує кодові біти для коду LDPC у напрямку стовпців у запам'ятовувальний пристрій 31 і керує початковим положенням запису, коли кодові біти зчитують у напрямку рядка, для виконання перемежовування скручування стовпців. Зокрема, перемежовувач 24 скручування стовпців відповідним чином змінює початкове положення запису, у якому повинен бути розпочатий запис кодових бітів для кожного з множини стовпців таким чином, що множина кодових бітів, зчитаних у напрямку рядка, використовуваних для складання одного символу, можуть не стати кодовими бітами, що відповідають 1, і включені в один довільний рядок матриці перетворення перевірки на парність (змінює конфігурацію кодових бітів для коду LDPC таким чином, що множина кодових бітів, що відповідають 1 і включених в один довільний рядок матриці перевірки на парність, можуть не бути включені в той самий символ). Тут, на Фіг. 22 показаний приклад конфігурації запам'ятовувального пристрою 31, коли спосіб модуляції являє собою 16QAM і, крім того, кратне число b, описане вище з посиланням на Фіг. 16, дорівнює 1. Відповідно до цього, кількість m бітів кодових бітів для коду LDPC, що складають один символ, дорівнює 4 бітам, і запам'ятовувальний пристрій 31 сформований із чотирьох (= mb) стовпців. Перемежовувач 24 скручування стовпців (замість демультиплексора 25, показаного на Фіг. 16), здійснює запис кодових бітів для коду LDPC у напрямку зверху донизу (напрямок стовпця) у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31, починаючи зі стовпця з лівої сторони в напрямку стовпців із правої сторони. Потім, коли запис кодових бітів закінчується в крайньому правому стовпці, перемежовувач 24 скручування стовпців зчитує кодові біти в модулі по 4 біти (mb бітів) у напрямку рядка, починаючи з першого рядка всіх стовпців, які формують запам'ятовувальний пристрій 31, і виводить ці кодові біти, як код LDPC, після перемежовування скручування стовпців у блок 32 заміни (Фіг. 16 і 17) демультиплексора 25. Однак, якщо адреса головного (крайнього верхнього) положення кожного стовпця буде представлена як 0, і адреси положень у напрямку стовпців будуть представлені цілими числами в порядку зростання, тоді перемежовувач 24 скручування стовпців установлює для самого лівого стовпця положення початку запису в положення з адресою 0; установлює для другого стовпця (ліворуч) положення початку запису в положення з адресою 2; установлює для третього стовпця положення початку запису в положення з адресою 4; і установлює для четвертого стовпця положення початку запису в положення з адресою 7. Слід зазначити, що стосовно стовпців, для яких початкове положення запису являє собою будь-яке інше положення, крім положення з адресою 0, після того, як кодові біти будуть записані в крайньому нижньому положенні, положення запису вертається нагору (положення з адресою 0), і виконують запис аж до положення, що безпосередньо передує початковому положенню запису. Після цього виконують запис у наступний (правий) стовпець. У результаті виконання такого перемежовування скручування стовпців, як описано вище, така ситуація, у якій множина кодових бітів, що відповідають множині змінних вузлів, з'єднаних з 22 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 тим самим вузлом перевірки, складаються з одного символу 16QAM (включені в той же символ) для кодів LDPC з усіма швидкостями кодування, з довжиною N коду рівною 64 800, як запропоновано у відповідності зі стандартом DVB-S.2, може бути відвернена, і, у результаті, можуть бути поліпшені робочі характеристики декодування в каналі передачі даних, у якому відбувається знищення інформації. На Фіг. 23 ілюструється кількість стовпців запам'ятовувального пристрою 31, необхідних для перемежовування скручування стовпців, і адреса початкового положення запису для кожного способу модуляції для кодів LDPC для одинадцяти різних швидкостей кодування, що мають довжину N коду 64 800, як запропоновано у відповідності зі стандартом DVB-S.2. У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, QPSK прийнятий як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має два стовпці для збереження 2  1 (= mb) бітів у напрямку рядка й зберігає 64 800/(2  1) біти в напрямку стовпців. Потім вихідне положення запису для першого одного із двох стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, і вихідне положення запису для другого стовпця встановлюють у положення з адресою 2. Слід зазначити, що кратне число b дорівнює 1, наприклад, коли використовується один з першого - третього способів заміни по Фіг. 16 як спосіб заміни при обробці заміни демультиплексора 25 (Фіг. 8) або в аналогічному випадку. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, QPSK прийнятий як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 2  2 бітів у напрямку рядка й зберігає 64 800/(2  2) бітів у напрямку стовпців. Потім початкове положення запису для першого одного із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, початкове положення запису для другого стовпця встановлюють у положення з адресою 2, початкове положення запису для третього стовпця встановлюють у положення з адресою 4, і початкове положення запису для четвертого стовпця встановлюють у положення з адресою 7. Слід зазначити, що кратне число b дорівнює 2, наприклад, коли четвертий спосіб заміни по Фіг. 17 прийнятий як спосіб заміни при обробці заміни демультиплексора 25 (Фіг. 8). У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 4  1 бітів у напрямку рядка й зберігає 64 800/(4  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого, одного із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 4, і вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 4  2 біти в напрямку рядка й зберігає 64 800/(4  2) біти в напрямку стовпців. Потім вихідне положення запису для першого одного з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 4, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 5, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 64QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має шість стовпців для збереження 6  1 бітів у напрямку рядка й зберігає 64 800/(6  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного із шести стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 5, вихідне положення запису для четвертого 23 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпця встановлюють у положення з адресою 9, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 10, і вихідне положення запису для шостого стовпця встановлюють у положення з адресою 13. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 6  2 бітів у напрямку рядка й зберігає 64 800/(6  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 4, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 5, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 8 і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 9. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 8  1 бітів у напрямку рядка й зберігає 64 800/(8  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 4, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 5, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має шістнадцять стовпців для збереження 8  2 бітів у напрямку рядка й зберігає 64 800/(8  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із шістнадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 3, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 15, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 20, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 27, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 27, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 28, і вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 32. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має десять стовпців для збереження 10  1 бітів у напрямку рядка й зберігає 64 800/(10  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з десяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого 24 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпця встановлюють у положення з адресою 3, вихідне положення запису для третього стовпця встановлюють у положення з адресою 6, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 8, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 11, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 13, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 15, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 17, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 18, і вихідне положення запису для десятого стовпця встановлюють у положення з адресою 20. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має двадцять стовпців для збереження 10  2 бітів у напрямку рядка й містить 64 800/(10  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 1, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 6, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 6, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 9, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 13, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 14, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 14, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 23, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 25, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 25, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 26, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 28, і вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 30. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 12  1 бітів у напрямку рядка й зберігає 64 800/(12  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 4, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 5, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 8, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 9. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до Фіг. 23, запам'ятовувальний пристрій 31 має двадцять чотири стовпці для збереження 12  2 бітів у напрямку рядка й містить 64 800/(12  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 5, вихідне положення запису для третього стовпця встановлюють у положення з адресою 8, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 8, вихідне положення запису для 25 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 п'ятого стовпця встановлюють у положення з адресою 8, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 8, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 10, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 10, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 10, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 12, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 13, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 17, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 19, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 23, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 26, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 37, вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 39, вихідне положення запису для двадцять першого стовпця встановлюють у положення з адресою 40, вихідне положення запису для двадцять другого стовпця встановлюють у положення з адресою 41, вихідне положення запису для двадцять третього стовпця встановлюють у положення з адресою 41, і вихідне положення запису для двадцять четвертого стовпця встановлюють у положення с адресою 41. На Фіг. 24 показана кількість стовпців запам'ятовувального пристрою 31, необхідна для перемежовування скручування стовпців, і адреса вихідного положення запису для кожного способу модуляції для кодів LDPC з 10 різними швидкостями кодування, що мають довжину N коду 16 200, як запропоновано у відповідності зі стандартом DVB-S.2. У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, QPSK використовують як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має два стовпці для збереження 2  1 бітів у напрямку рядка й зберігає 16 200/(2  1) бітів у напрямку стовпців. Потім вихідне положення для запису першого одного із двох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, і вихідне положення запису для другого стовпця встановлюють у положення з адресою 0. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, квадратурна фазова модуляція, використовується як спосіб модуляції, кількість бітів m одного символу становить 2 біти, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 2  2 бітів у напрямку рядка й містить 16 200/(2  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3, і вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 16QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 4  1 бітів у напрямку рядка й зберігає 16 200 / (4  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3 і вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 16QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 4  2 бітів у напрямку рядка й містить 16 200 / (4  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 1, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шостого стовпця 26 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 встановлюють у положення з адресою 20, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 20, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 21. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 64QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має шість стовпців для збереження 6  1 бітів у напрямку рядка й зберігає 16 200 / (6  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із шести стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для шостого стовпця встановлюють в положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 64QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 6  2 бітів у напрямку рядка й містить 16 200 / (6  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 3, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 3, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 6, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 8  1 бітів у напрямку рядка й зберігає 16 200 / (8  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 1, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 20, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 20, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 21. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має десять стовпців для збереження 10  1 бітів у напрямку рядка й зберігає 16 200 / (10  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з десяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 1, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 3, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 4, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, і вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 1024QAM 27 UA 100537 C2 5 10 15 20 25 30 35 40 45 50 55 60 використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має двадцять стовпців для збереження 10  2 бітів у напрямку рядка й містить 16 200 / (10  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 2, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 2, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 8, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 8, і вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 10. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 12  1 бітів у напрямку рядка й зберігає 16 200 / (12  1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 3, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 3, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 6, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до Фіг. 24, запам'ятовувальний пристрій 31 має двадцять чотири стовпці для збереження 12  2 бітів у напрямку рядка й містить 16 200 / (12  2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 0, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 0, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 0, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 0, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 1, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 1, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 1, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 3, вихідне положення запису 28