Пристрій (варіанти) обробки даних і спосіб (варіанти) обробки даних

Реферат: Даний винахід належить до пристрою обробки даних і до способу обробки даних, що дозволяє поліпшити стійкість до помилок даних. Демультиплексор 25 заміняє, відповідно до правила призначення, для призначення кодових бітів LDPC для бітів символів, що представляють символ, mb бітів серед кодових бітів і встановлює кодові біти після заміни, як біти символу з b символів. Наприклад, коли m дорівнює 12, і b дорівнює 1, у випадку, у той час як і+ 1-ий біт від старшого значущого біта 12 × 1 кодових бітів і 12 × 1 бітів символів одного символу представлені як біти bi і уi виконують заміну для призначення, наприклад, b0 на у8, b1 на у0, b2 на уб, b3 на у1, b4 на у4, b5 на у5, b6 на у2, b7 на у3, b8 на у7, b9 на у10, b10 на у11 і b11 на у9. Даний винахід можна застосовувати, наприклад, у системі передачі, для передачі коду LDPC і т.д. UA 100536 C2 (12) UA 100536 C2 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 Галузь техніки, до якої належить винахід Даний винахід належить до пристрою обробки даних і до способу обробки даних, і, зокрема, до пристрою обробки даних і до способу обробки даних, які дозволяють, наприклад, поліпшити стійкість до помилок даних. Рівень техніки Код LDPC (з малою щільністю перевірок на парність) має високу здатність до корекції помилок, і, в останні роки, його почали широко застосовувати в системах передачі даних, що включають у себе супутникові цифрові системи широкомовної передачі, такі як, наприклад, система DVB-(цифрове телебачення)-S.2, що використовується в Європі (див., наприклад, непатентний документ 1). Крім того, досліджується можливість використання коду LDPC також у наземній цифровій широкомовній передачі наступного покоління. У ході останніх досліджень визначили, що робочі характеристики, що наближаються до межі Шеннона, забезпечуються кодом LDPC при збільшенні довжини коду, аналогічно турбо коду і т.д. Крім того, оскільки код LDPC має властивість збільшення мінімальної відстані пропорційно довжині коду, він має характеристику, що полягає в тому, що він має виняткову характеристику ймовірності помилки в блоці. Також перевагою є те що, так зване, явище мінімального рівня помилки, що спостерігається в характеристиці декодування турбокоду і т.д., виникає в малому ступені. Надалі такий код LDPC, як описано вище, буде описаний зокрема. Слід зазначити, що код LDPC являє собою лінійний код, і хоча він не обов'язково повинен бути двовимірним кодом, наступний опис наведений на основі припущення, що він являє собою двовимірний код. Найбільш істотна характеристика коду LDPC полягає в тому, що матриця перевірки на парність, що визначає код LDPC, являє собою розріджену матрицю. Тут розріджена матриця являє собою матрицю, у якій кількість елементів, що мають значення "1", дуже мала (матриця, у якій майже всі елементи рівні 0). На фіг. 1 показаний приклад матриці H перевірки на парність коду LDPC. У матриці H перевірки на парність по фіг. 1 вага кожного стовпця (вага стовпця) (кількість "1") (вага) дорівнює "3", і вага кожного рядка (вага рядка) дорівнює "6.” При кодуванні з використанням кодів LDPC (кодування LDPC), наприклад, формують матрицю - генератор G на основі матриці H перевірки на парність і цю матрицю - генератор G множать на двовимірні інформаційні біти для одержання кодового слова (коду LDPC). Зокрема, пристрій кодування, що виконує кодування LDPC, спочатку обчислює матрицю T T генератор G, що задовольняє виразу GH =0, разом із транспонованою матрицею H матриці H перевірки на парність. Тут, якщо матриця - генератор G являє собою матрицю розміром K × N, тоді пристрій кодування множить матрицю - генератор G на рядок бітів (вектор u) інформаційних бітів K для одержання кодового слова c (= uG) довжиною N бітів. Кодове слово (код LDPC), отримане пристроєм кодування, приймають на стороні прийому через заданий канал передачі даних. Декодування коду LDPC може здійснюватися з використанням алгоритму, запропонованого як імовірнісне декодування (статистичне декодування) Галагера, тобто, алгоритм передачі повідомлення з використанням довірчого поширення по, так званому, графу Танера, що включає в себе змінний вузол (що також називається вузлом повідомлення), і вузол перевірки. У подальшому описі, кожний зі змінного вузла й вузла перевірки, відповідно, називається просто вузлом. На фіг. 2 представлена процедура декодування коду LDPC. Слід зазначити, що у подальшому описі значення дійсного числа, де ймовірність "0" у значенні n-го біта коду в коді LDPC (одному ключовому слові), прийнятому стороною прийому, представлене в логарифмічному відношенні ймовірності, відповідно, називається величиною uOi прийому. Крім того, повідомлення, виведене з вузла перевірки, представлене як u j, і повідомлення, виведене зі змінного вузла, представлене як vi. Спочатку, при декодуванні коду LDPC, як показано на фіг. 2, код LDPC приймають, і повідомлення (повідомлення вузла перевірки) uj ініціалізують, встановлюючи в "0", і, крім того, змінну k, що приймає цілочисельне значення, як лічильник повторюваних процесів, ініціалізують в "0" на етапі S11, після чого обробка переходить на етап S12. На етапі S12 математичну операцію, представлену виразом (1) (математична операція змінного вузла), здійснюють на основі значення величини uOi прийому, що отримане в результаті прийому коду LDPC, для визначення повідомлення (повідомлення змінного вузла) vi. Потім виконують математичну операцію, представлену виразом (2) (математична операція перевірочного вузла), на основі повідомлення vi, для визначення повідомлення uj. 60 1 UA 100536 C2 Вираз 1 vi  uoi  dv 1  uj … (1) j 1  uj  dc 1  vi  Вираз 2 tanh     tanh   … (2) 2  2 i1 5 10 15 Тут dv і dc у виразі (1) і у виразі (2) являють собою параметри, які можуть бути обрані довільно, і являють собою кількість "1" у вертикальному напрямку (у стовпці) і в горизонтальному напрямку (у рядку) матриці H перевірки на парність. Наприклад, у випадку коду (3, 6), dv=3 і dc=6. Слід зазначити, що в математичній операції змінного вузла відповідно до виразу (1) і в математичній операції перевірочного вузла відповідно до виразу (2) діапазон математичної операції дорівнює від 1 до dv-1 або від 1 до dc-1, оскільки повідомлення, введене з ребра (лінія, що з'єднує змінний вузол і перевірочний вузол), через яке повідомлення повинне бути виведене, не зроблене об'єктом математичної операції. У той же час, математична операція перевірочного вузла відповідно до виразу (2) здійснюється шляхом формування заздалегідь таблиці функції R (v1, v2), представленої виразом (3), що визначається одним виходом, що відповідає двом входам v1 і v2 і, з послідовним (рекурсивним) використанням таблиці, як представлено виразом (4). Вираз 3 x  2 tanh 1tanh( v1 / 2) tanh( v 2 / 2)  R( v1, v 2 ) … (3) 20 Вираз 4 uj  R(v1,R(v 2,R(v 3 ,...R(vdc  2, vdc  1)))) … (4) 25 30 На етапі S12 змінну k послідовно збільшують на "1", і обробка переходить на етап S13. На етапі S13 визначають, перевищує чи ні змінна k задане повторюване число С часу декодування. Якщо на етапі S13 визначають, що змінна k не більше, ніж C, тоді обробка вертається на етап S12, і після цього виконують аналогічну обробку. З іншого боку, якщо на етапі S13 визначають, що змінна k більше, ніж C, тоді обробка переходить на етап S14, на якому визначають і виводять повідомлення vi, як результат декодування, що повинен бути виведений в остаточному підсумку в результаті виконання математичної операції, представленої виразом (5), закінчуючи, таким чином, обробку декодування коду LDPC. Вираз 5 vi  uoi  dv  uj … (5) j 1 35 40 45 50 Тут виконують математичну операцію відповідно до виразу (5), що відрізняється від математичної операції змінного вузла відповідно до виразу (1), використовуючи повідомлення u j із всіх ребер, з'єднаних зі змінним вузлом. На фіг. 3 показаний приклад матриці H перевірки на парність коду LDPC (3, 6) (швидкість кодування: 1/2, довжина коду: 12). У матриці H перевірки на парність по фіг. 3, вага стовпця дорівнює 3, і вага рядка дорівнює 6, аналогічно фіг. 1. На фіг. 4 показаний граф Танера матриці H перевірки на парність по фіг. 3. Тут, на фіг. 4, перевірочний вузол позначений "+", і змінний вузол позначений "=". Перевірочний вузол і змінний вузол відповідають рядку й стовпцю матриці H перевірки на парність, відповідно. З'єднання між перевірочним вузлом і змінним вузлом являє собою ребро й відповідає "1" елемента матриці перевірки на парність. Зокрема, у випадку, коли елемент в j-ому рядку i-го стовпця матриці перевірки на парність дорівнює 1, i-ий змінний вузол (вузол, позначений як “=”) зверху й j-ий перевірочний вузол (вузол, позначений як “+”) зверху з'єднані за допомогою ребра. Ребро позначає, що біт коду, що відповідає змінному вузлу, має стан обмеження, що відповідає перевірочному вузлу. В алгоритмі суми - добутку (алгоритм суми - добутку), що являє собою спосіб декодування для коду LDPC, математичну операцію змінного вузла й математичну операцію перевірочного вузла виконують періодично. 2 UA 100536 C2 5 10 15 На фіг. 5 ілюструється математична операція змінного вузла, виконувана відносно змінного вузла. Щодо змінного вузла, повідомлення vi, що відповідає ребру, що повинне бути розраховане, визначають за допомогою математичної операції змінного вузла відповідно до виразу (1), у якому використовуються повідомлення u1 і u2, серед інших ребер, що з'єднують змінний вузол, івеличина uOi прийому. Також повідомлення, що відповідає будь-якому іншому ребру, визначають аналогічним чином. На фіг. 6 ілюструється математична операція перевірочного вузла, виконувана в перевірочному вузлі. Тут математична операція перевірочного вузла відповідно до виразу (2) може бути виконана шляхом перезапису виразу (2) у вираз (6), використовуючи взаємозв'язок виразу a × b=exp{ln(|a|) + ln(|b|)} × sign(a) × sign(b). Слід зазначити, що sign (x) дорівнює 1, коли x ≥ 0, але дорівнює -1, коли x 0, φ (x) = φ (x). Коли функції φ (x) і φ (x) вбудовані в апаратні засоби, хоча їх іноді вбудовують, використовуючи LUT (ДТ, довідкову таблицю), такі ДТ стають однією й тією ж ДТ. Непатентний документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06) Суть винаходу Технічна проблема Код LDPC прийнятий в DVB-S.2, що являє собою стандарт для супутникової цифрової широкомовної передачі, і DVB-T.2, що являє собою стандарт для наземної цифрової широкомовної передачі наступного покоління. Крім того, планується прийняти код LDPC в DVBC.2, що являє собою стандарт для цифрової широкомовної передачі CATV (кабельне телебачення) наступного покоління. При цифровій широкомовній передачі у відповідності зі стандартом для DVB, таким як DVBS.2, код LDPC перетворюють (виражають символічно) у символи ортогональної модуляції (цифрової модуляції), такої як QPSK (квадратурна фазова маніпуляція), і символи відображають на крапки сигналу й передають. Під час символічного вираження коду LDPC заміну кодових бітів для коду LDPC здійснюють у блоках по два або більше бітів, і біти кодів після такої заміни визначають як біти символів. Як спосіб заміни кодових бітів для символічного вираження коду LDPC, були запропоновані 3 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 різні способи. Однак потрібно запропонувати новий спосіб, що має поліпшену стійкість до помилок. Даний винахід був складений з урахуванням такої ситуації, як описано вище, і дозволяє поліпшити стійкість даних коду LDPC і т.п. до помилок. Технічне рішення Відповідно до аспекту даного винаходу, запропонований пристрій обробки даних або спосіб обробки даних, у яких: кодові біти для коду LDPC (код з малою щільністю перевірки на парність), що має довжину коду N бітів, записують у напрямку стовпців засобу збереження для збереження кодових бітів у напрямку рядка й у напрямку стовпця, і m бітів кодових бітів для коду LDPC, зчитаних у напрямку рядка, установлюють як один символ, і, крім того, задане додатне ціле число представлене як b, засіб збереження зберігає mb бітів у напрямку рядка й зберігає N/(mb) бітів у напрямку стовпців; кодові біти для коду LDPC, записані в напрямку стовпців засобу збереження, і зчитують у напрямку рядка; пристрій обробки даних або спосіб обробки даних, відповідно, містить у собі засіб заміни або етап заміни, для заміни у випадку, коли mb кодових бітів, зчитаних в напрямку рядка засобу збереження, установлені як b символів, mb кодових бітів таким чином, що кодові біти після заміни формують біти символів, що представляють символи. У випадку, коли код LDPC являє собою код LDPC, що запропонований у стандарті DVB-S.2 або DVB-T.2, і який має довжину N коду 64 800 бітів і має швидкість кодування 5/6 або 9/10; m бітів являють собою 12 бітів, у той час як ціле число b дорівнює 1; 12 бітів з кодових бітів відображають як один символ на деякі з 4 096 крапок сигналу, запропонованих відповідно до 4096QAM (квадратурна амплітудна модуляція); і засіб збереження має 12 стовпців для збереження 12 × 1 бітів у напрямку рядка й збереження 64 800/(12 × 1) бітів у напрямку стовпців; у той час як i+1-ий біт від старшого значущого біта 12 × 1 кодових бітів, зчитаних у напрямку рядка засобу збереження, представлений як біт bi, та i+1-ий біт від старшого значущого біта 12 × 1 бітів символу для одного символу, представлений як біт yi, заміна може бути виконана для призначення біта b0 для біта y8, біта b1 для біта y0, біта b2 для біта y6, біта b3 для біта y1, біта b4 для біта y4, біта b5 для біта y5, біта b6 для біта y2, біта b7 для біта y3, біта b8 для біта y7, біта b9 для біта y10, біта b10 для біта y11 і біта b11 для біта y9, як для коду LDPC зі швидкістю кодування 5/6, так і для коду LDPC зі швидкістю кодування 9/10. У випадку, коли код LDPC являє собою код LDPC, що запропонований у стандарті DVB-S.2 або DVB-T.2 і, що має довжину N коду 64 800 бітів і має швидкість кодування 5/6 або 9/10; m бітів являють собою 12 бітів, у той час як ціле число b дорівнює 2; 12 бітів кодових бітів відображають як один символ на одну з 4 096 крапок сигналу, запропонованих відповідно до 4096QAM; і засіб збереження має 24 стовпця для збереження 12 × 2 бітів у напрямку рядка й зберігає 64 800/(12 × 2) бітів у напрямку стовпця; де i+1-ий біт від старшого значущого біта 12 × 2 кодових бітів, зчитаних у напрямку рядка засобу збереження, представлений як біт b i, та i+1ий біт від старшого значущого біта 12 × 2 бітів символів для двох послідовних символів, представлений як біт yi, заміна може бути виконана для того, щоб призначити біт b 0 для біта y8, біт b2 для біта y0, біт b4 для біта y6, біт b6 для біта y1, біт b8 для біта y4, біт b10 для біта y5, біт b12 для біта y2, біт b14 для біта y3, біт b16 для біта y7, біт b18 для біта y10, біт b20 для біта y11, біт b22 для біта y9, біт b1 для біта y20, біт b3 для біта y12, біт b5 для біта y18, біт b7 для біта y13, біт b9 для біта y16, біт b11 для біта y17, біт b13 для біта y14, біт b15 для біта y15, біт b17 для біта y19, біт b19 для біта y22, біт b21 для біта y23 і біт b23 для біта y21, як для коду LDPC зі швидкістю кодування 5/6, так і для коду LDPC зі швидкістю кодування 9/10. У випадку коли код LDPC являє собою код LDPC, що запропонований у стандарті DVB-S.2 або DVB-T.2, і який має довжину N коду 16 200 бітів і має швидкість кодування 3/4, 5/6 або 8/9, або який має довжину N коду 64 800 бітів і має швидкість кодування 3/4, 5/6 або 9/10; біти m становлять 10 бітів, у той час як ціле число b дорівнює 2; 10 бітів з кодових бітів відображають як один символ на 1 024 крапок сигналу, запропонованих відповідно до 1024QAM; і засіб збереження має 20 стовпців для збереження 10 × 2 бітів у напрямку рядка й зберігає N / (10 × 2) бітів у напрямку стовпця; де i+1-ий біт від старшого значущого біта 10 × 2 кодових бітів, зчитаних у напрямку рядка засобу збереження, представлений як біт b i, та i+1-ий біт від старшого значущого біта 10 × 2 бітів символи для двох послідовних символів, представлений як біт yi, заміна може бути виконана для того, щоб призначити біт b0 для біта y8, біт b1 для біта y3, біт b2 для біта y7, біт b3 для біта y10, біт b4 для біта y19, біт b5 для біта y4, біт b6 для біта y9, біт b7 для біта y5, біт b8 для біта y17, біт b9 для біта y6, біт b10 для біта y14, біт b11 для біта y11, біт b12 для біта y2, біт b13 для біта y18, біт b14 для біта y16, біт b15 для біта y15, біт b16 для біта y0, біт b17 для біта y1, біт b18 для біта y13 і біт b19 для біта y12, як для коду LDPC з довжиною N коду 16 200 бітів і швидкістю кодування 3/4, 5/6 або 8/9, або для коду LDPC з довжиною N коду 64 800 бітів і 4 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 швидкістю кодування 3/4, 5/6 або 9/10. У випадку, коли код LDPC являє собою код LDPC, що запропонований у стандарті DVB-S.2 або DVB-T.2 і який має довжину N коду 16 200 бітів, і має швидкість кодування 5/6 або 8/9, або який має довжину N коду 64 800 бітів і має швидкість кодування 5/6 або 9/10; m бітів становлять 12 бітів, у той час як ціле число b дорівнює 2; 12 бітів з кодових бітів відображають як один символ на 4 096 крапок сигналу, запропонованих відповідно до 4096QAM; і засіб збереження має 24 стовпця для збереження 12 × 2 біти в напрямку рядка й містить N / (12 × 2) біта в напрямку стовпця; де i+1-ий біт від старшого значущого біта 12 × 2 кодових бітів, зчитаних у напрямку рядка засобу збереження, представлений як біт bi і i+1-ий біт від старшого значущого біта 12 × 2 бітів символу двох послідовних символів, представлений як біт yi, заміна може бути виконана для того, щоб призначити біт b0 для біта y10, біт b1 для біта y15, біт b2 для біта y4, біт b3 для біта y19, біт b4 для біта y21, біт b5 для біта y16, біт b6 для біта y23, біт b7 для біта y18, біт b8 для біта y11, біт b9 для біта y14, біт b10 для біта y22, біт b11 для біта y5, біт b12 для біта y6, біт b13 для біта y17, біт b14 для біта y13, біт b15 для біта y20, біт b16 для біта y1, біт b17 для біта y3, біт b18 для біта y9, біт b19 для біта y2, біт b20 для біта y7, біт b21 для біта y8, біт b22 для біта y12, і біт b23 для біта y0, як для коду LDPC з довжиною N коду 16 200 бітів і швидкістю кодування 5/6 або 8/9, або для коду LDPC с довжиною N коду 64 800 бітів і швидкістю кодування 5/6 або 9/10. В одному аспекті даного винаходу кодові біти LDPC (малої щільності перевірок на парність), довжина коду яких дорівнює N бітів, записують у напрямку стовпця засобу збереження й потім зчитують у напрямку рядка, і mb кодових бітів, зчитаних у напрямку рядка засобу збереження, установлюють як b символів. Після цього, mb кодових бітів заміняють таким чином, як описано вище, і кодові біти після заміни визначають як біти символів. Слід зазначити, що пристрій обробки даних може бути незалежним пристроєм або може являти собою внутрішній блок, що входить до складу одного пристрою. Бажаний ефект Відповідно до даного винаходу може бути поліпшена стійкість до помилок. Короткий опис креслень Фіг. 1 ілюструє матрицю H перевірки на парність коду LDPC. На фіг. 2 показана блок-схема послідовності операцій, що ілюструє процедуру декодування коду LDPC. Фіг. 3 ілюструє приклад матриці перевірки на парність коду LDPC. Фіг. 4 представляє граф Танера матриці перевірки на парність. Фіг. 5 представляє змінний вузол. Фіг. 6 представляє перевірочний вузол. Фіг. 7 представляє приклад конфігурації варіанта виконання системи передачі даних, у якій застосовується даний винахід. На фіг. 8 показана блок-схема, що представляє приклад конфігурації пристрою 11 передачі даних. Фіг. 9 ілюструє матрицю перевірки на парність. Фіг. 10 ілюструє матрицю перевірки на парність. Фіг. 11 ілюструє матрицю перевірки на парність коду LDPC і ваги стовпців, запропонованих у стандарті DVB-S.2. Фіг. 12 ілюструє компонування крапок сигналу для 16QAM. Фіг. 13 ілюструє компонування крапок сигналу для 64QAM. Фіг. 14 ілюструє компонування крапок сигналу для 64QAM. Фіг. 15 ілюструє компонування крапок сигналу для 64QAM. Фіг. 16 ілюструє обробку демультиплексора 25. Фіг. 17 ілюструє обробку демультиплексора 25. Фіг. 18 представляє граф Танера при декодуванні коду LDPC. Фіг. 19 представляє матрицю HT перевірки на парність, що має сходову структуру, і граф Танера, що відповідає матриці HT перевірки на парність. Фіг. 20 представляє матрицю HT перевірки на парність для матриці H перевірки на парність, що відповідає коду LDPC після перемежовування парності. Фіг. 21 ілюструє перетворення матриці перевірки на парність. Фіг. 22 ілюструє обробку перемежовувача 24 скручування стовпців. Фіг. 23 ілюструє кількість стовпців у запам'ятовувальному пристрої 31, необхідну для перемежовування скручування стовпців, і адреси для запису вихідних положень. Фіг. 24 ілюструє кількість стовпців запам'ятовувального пристрою 31, необхідну для перемежовування скручування стовпців, і адреси для запису вихідних положень. На фіг. 25 показана блок-схема послідовності операцій, що ілюструє процес передачі даних. 5 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 26 представляє модель каналу передачі даних, прийнятого при моделюванні. Фіг. 27 ілюструє взаємозв'язок між частотою помилок, одержуваною за допомогою моделювання, і доплерівською частотою fd коливань частоти. Фіг. 28 ілюструє взаємозв'язок між частотою помилок, отриманою в результаті моделювання, і доплерівською частотою fd для частотного тремтіння. На фіг. 29 показана блок-схема, що являє собою приклад блоку 21 кодування LDPC. На фіг. 30 показана блок-схема послідовності операцій, що ілюструє обробку, виконувану блоком кодування LDPC. Фіг. 31 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16 200. Фіг. 32 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 33 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 34 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 35 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16 200. Фіг. 36 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 37 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 38 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 39 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 40 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16 200. Фіг. 41 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 42 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 43 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 44 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 45 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16 200. Фіг. 46 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 47 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 48 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 49 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 50 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16 200. Фіг. 51 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 52 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 53 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 54 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 55 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 56 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. 6 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 57 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 58 ілюструє таблицю вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 59 ілюструє спосіб визначення матриці H перевірки на парність із вихідної таблиці матриці перевірки на парність. Фіг. 60 ілюструє процес заміни відповідно до існуючих способів. Фіг. 61 ілюструє процес заміни відповідно до існуючих способів. Фіг. 62 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 1024QAM. Фіг. 63 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 1024QAM. Фіг. 64 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 65 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 1024QAM. Фіг. 66 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 1024QAM. Фіг. 67 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 68 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 1024QAM. Фіг. 69 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 1024QAM. Фіг. 70 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 71 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 1024QAM. Фіг. 72 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 1024QAM. Фіг. 73 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 74 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5,модульований відповідно до 1024QAM. Фіг. 75 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 1024QAM. Фіг. 76 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 77 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 1024QAM. Фіг. 78 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 1024QAM. Фіг. 79 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 80 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 1024QAM. Фіг. 81 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 1024QAM. Фіг. 82 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 83 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 1024QAM. Фіг. 84 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і 7 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 швидкість кодування 5/6, модульований відповідно до 1024QAM. Фіг. 85 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 86 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 1024QAM. Фіг. 87 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 1024QAM. Фіг. 88 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 89 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 1024QAM. Фіг. 90 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 1024QAM. Фіг. 91 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 92 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 1024QAM. Фіг. 93 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 1024QAM. Фіг. 94 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 1024QAM, і кратне число b дорівнює 1. Фіг. 95 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 4096QAM. Фіг. 96 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 4096QAM. Фіг. 97 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 98 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 4096QAM. Фіг. 99 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 4096QAM. Фіг. 100 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 101 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 4096QAM. Фіг. 102 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 4096QAM. Фіг. 103 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 104 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 4096QAM. Фіг. 105 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 4096QAM. Фіг. 106 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 107 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 4096QAM. Фіг. 108 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 4096QAM. Фіг. 109 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. 8 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 110 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 4096QAM. Фіг. 111 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 4096QAM. Фіг. 112 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 113 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 4096QAM. Фіг. 114 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 4096QAM. Фіг. 115 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 116 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 4096QAM. Фіг. 117 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 4096QAM. Фіг. 118 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 119 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 4096QAM. Фіг. 120 ілюструє правило призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 4096QAM. Фіг. 121 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 122 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 4096QAM. Фіг. 123 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 4096QAM. Фіг. 124 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 125 ілюструє групу кодового біта й групу біта символу, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 4096QAM. Фіг. 126 ілюструє правило призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 4096QAM. Фіг. 127 ілюструє заміну кодових бітів відповідно до правила призначення, де код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 4096QAM, і кратне число b дорівнює 1. Фіг. 128 ілюструє компонування крапок сигналу, де виконують 1024QAM. Фіг. 129 ілюструє компонування крапок сигналу, де виконують 4096QAM. Фіг. 130 ілюструє результат моделювання BER (частота помилок бітів), коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 131 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 132 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 133 ілюструє результат моделювання BER, коли виконують обробку заміни нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 134 ілюструє заміну кодових бітів, коли кратне число b дорівнює 1. Фіг. 135 ілюструє заміну кодових бітів, коли кратне число b дорівнює 2, використовуючи структури заміни кодових бітів, коли кратне число b дорівнює 1. Фіг. 136 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. 9 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 137 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 138 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 139 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 140 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 141 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 142 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 143 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 144 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 145 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 146 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 1024QAM, і кратне число b дорівнює 2. Фіг. 147 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 2/3, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 148 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 2/3, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 149 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 3/4, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 150 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 3/4, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 151 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 4/5, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 152 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 4/5, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 153 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 5/6, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 154 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 5/6, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 155 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 16 200 і швидкість кодування 8/9, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 156 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 8/9, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 157 ілюструє заміну кодових бітів, коли код LDPC, що має довжину коду 64 800 і швидкість кодування 9/10, модульований відповідно до 4096QAM, і кратне число b дорівнює 2. Фіг. 158 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 159 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 160 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. Фіг. 161 ілюструє результат моделювання BER, коли виконують обробку заміни відповідно до нового способу заміни, і коли обробку заміни відповідно до нового способу заміни не виконують. На фіг. 162 показана блок-схема, що являє собою приклад конфігурації пристрою 12 прийому. На фіг. 163 показана блок-схема послідовності операцій, що ілюструє процес прийому. Фіг. 164 ілюструє приклад матриці перевірки на парність коду LDPC. Фіг. 165 ілюструє матрицю (матрицю перевірки на парність перетворення), отриману шляхом застосування заміни рядка й заміни стовпця до матриці перевірки на парність. 10 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 166 ілюструє матрицю перевірки на парність перетворення, розділену на модуль 5 × 5 бітів. На фіг. 167 показана блок-схема, що представляє приклад конфігурації пристрою декодування, у якому виконують математичну операцію вузла спільно для P вузлів. На фіг. 168 показана блок-схема, що представляє приклад конфігурації блоку 56 декодування LDPC. На фіг. 169 показана блок-схема, що представляє приклад конфігурації відповідно до варіанта виконання комп'ютера, у якому застосовують даний винахід. Фіг. 170 ілюструє приклад заміни кодових бітів. Фіг. 171 ілюструє інший приклад заміни кодових бітів. Фіг. 172 ілюструє додатковий приклад заміни кодових бітів. Фіг. 173 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 174 ілюструє результат моделювання BER. Фіг. 175 ілюструє інший результат моделювання BER. Фіг. 176 ілюструє додатковий результат моделювання BER. Фіг. 177 ілюструє ще один результат моделювання BER. Фіг. 178 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16 200. Фіг. 179 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 180 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 181 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 182 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16 200. Фіг. 183 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 184 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 185 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 186 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 187 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16 200. Фіг. 188 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 189 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 190 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 191 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 192 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16 200. Фіг. 193 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 194 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 195 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 196 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 197 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16 200. Фіг. 198 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 199 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. 11 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 200 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 201 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 202 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 203 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 204 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 205 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 206 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64 800. Фіг. 207 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 64 800. Фіг. 208 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64 800. Фіг. 209 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 64 800. Фіг. 210 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64 800. Фіг. 211 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 64 800. Фіг. 212 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. Фіг. 213 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. Фіг. 214 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 64 800. Фіг. 215 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. Фіг. 216 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. Фіг. 217 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 64 800. Фіг. 218 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/4 і довжини коду 16 200. Фіг. 219 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/3 і довжини коду 16 200. Фіг. 220 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 2/5 і довжини коду 16 200. Фіг. 221 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 1/2 і довжини коду 16 200. Фіг. 222 ілюструє приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16 200. Фіг. 223 ілюструє інший приклад таблиці вихідного значення матриці перевірки на парність для швидкості кодування 3/5 і довжини коду 16 200. Фіг. 224 ілюструє спосіб визначення матриці H перевірки на парність по вихідній таблиці матриці перевірки на парність. Фіг. 225 ілюструє приклад заміни кодових бітів. Фіг. 226 ілюструє інший приклад заміни кодових бітів. Фіг. 227 ілюструє додатковий приклад заміни кодових бітів. Фіг. 228 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 229 ілюструє результат моделювання BER. Фіг. 230 ілюструє інший результат моделювання BER. Фіг. 231 ілюструє додатковий результат моделювання BER. Фіг. 232 ілюструє ще один результат моделювання BER. Фіг. 233 ілюструє приклад заміни кодових бітів. Фіг. 234 ілюструє інший приклад заміни кодових бітів. 12 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 235 ілюструє додатковий приклад заміни кодових бітів. Фіг. 236 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 237 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 238 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 239 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 240 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 241 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 242 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 243 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 244 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 245 ілюструє обробку мультиплексора 54, що складає блок 53 зворотного перемежовування. Фіг. 246 ілюструє обробку блоку 55 зворотного перемежовування скручування стовпців. На фіг. 247 показана блок-схема, що представляє інший приклад конфігурації пристрою 12 прийому. На фіг. 248 показана блок-схема, що представляє перший приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. На фіг. 249 показана блок-схема, що представляє другий приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. На фіг. 250 показана блок-схема, що представляє третій приклад конфігурації системи прийому, яку можна застосовувати в пристрої 12 прийому. Пояснення номерів посилальних позицій 11 Пристрій передачі, 12 Пристрій прийому, 21 Блок кодування LDPC, 22 Перемежовувач бітів, 23 Перемежовувач парності, 24 Перемежовувач скручування стовпців, 25 Демультиплексор, 26 Блок відображення, 27 Блок ортогональної модуляції, 31 Запам'ятовувальний пристрій, 32 Блок заміни, 51 Блок ортогональної демодуляції, 52 Блок зворотного відображення, 53 Зворотний перемежовувач, 54 Мультиплексор, 55 Перемежовувач скручування стовпців, 56 Блок декодування LDPC, 300 Запам'ятовувальний пристрій для збереження даних ребра, 301 Селектор, 302 Блок розрахунку перевірочного вузла, 303 Блок циклічного зсуву, 304 Запам'ятовувальний пристрій для збереження даних ребра, 305 Селектор, 306 Запам'ятовувальний пристрій даних прийому, 307 Блок розрахунку змінного вузла, 308 Схема циклічного зсуву, 309 Блок розрахунку декодованого слова, 310 Блок зміни компонування даних прийому, 311 Блок зміни компонування декодованих даних, 601 Блок обробки кодування, 602 Блок збереження, 611 Ділянка встановлення швидкості кодування, 612 Ділянка зчитування таблиці вихідного значення, 613 Ділянка формування матриці перевірки на парність, 614 Ділянка зчитування інформаційних бітів, 615 Ділянка математичної операції кодування парності, 616 Ділянка керування, 701 Шина, 702 ЦПП, 703 ПЗП, 704 ОЗП, 705 Жорсткий диск, 706 Блок виводу, 707 Блок вводу, 708 Блок передачі даних, 709 Привід, 710 Інтерфейс вводу/виводу, 711 Знімні носії запису, 1001 Блок зворотної заміни, 1002 Запам'ятовуючий пристрій, 1011 Блок одержання зворотного перемежовування парності, 1021 Блок декодування LDPC, 1101 Блок одержання, 1101 Блок обробки декодування лінії передачі даних, 1103 Блок обробки декодування джерела інформації, 1111 Блок виводу, 1121 Блок запису Докладний опис винаходу На фіг. 7 показаний приклад конфігурації варіанта виконання системи передачі, у якій застосовується даний винахід (термін система позначає логічний агрегат множини пристроїв, незалежно від того, включені чи ні окремі складові пристрою в один корпус). На фіг. 7 показана система передачі, що містить у собі пристрій 11 передачі й пристрій 12 прийому. Пристрій 11 передачі виконує, наприклад, передачу (широкомовну передачу) (пересилання) телевізійної програми широкомовної передачі. Таким чином, пристрій 11 передачі, наприклад, кодує дані об'єкта, які являють собою об'єкт передачі, такі як дані зображення, дані звуку й т.д., як програму телевізійної широкомовної передачі, у код LDPC, і передає отримані в результаті дані, наприклад, через канал 13 передачі даних, такий як супутниковий канал зв'язку, наземні радіохвилі й мережа кабельного телебачення. Пристрій 12 прийому являє собою, наприклад, тюнер, телевізійний приймач або STB (телевізійну приставку), призначені для прийому телевізійної програми широкомовної передачі, і приймає коди LDPC, передані в нього із пристрою 11 передачі, через канал 13 передачі даних, декодує коди LDPC у дані об'єкта й виводить дані об'єкта. Тут, як відомо, коди LDPC, що використовуються в системі передачі по фіг. 7, проявляють дуже високу пропускну здатність у каналі передачі даних AWGN (адитивний білий ґаусів шум). 13 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 Однак у каналі 13 передачі даних, такому як наземні радіохвилі, іноді виникають пакетні помилки або знищення даних. Наприклад, у системі OFDM (ортогональне мультиплексування із частотним поділом каналів), у середовищі з багатопроменевим поширенням, у якому відношення D/U (відношення бажаної/небажаної потужності) дорівнює 0 дб (небажана потужність = луна сигнал, еквівалентна потужності бажаного сигналу = основний канал передачі даних), потужність певного символу стає рівної нулю (руйнування) у відповідь на затримку лунасигналу (інші канали поширення, крім основного каналу). Крім того, також під час частотного тремтіння сигналу (канал передачі даних, у якому лунасигнал з нульовою затримкою й з доданою до нього доплерівською частотою (Доплер)), де D/U дорівнює 0 дб, реалізується випадок, у якому потужність усього символу OFDM у певний момент часу зменшується до нуля (видалення) через доплерівську частоту. Крім того, іноді виникають пакетні помилки, через ситуацію, у якій на стороні пристрою 12 прийому прокладені провідні лінії від блоку прийому (не показаний), такого як антена або тому подібне, для прийому сигналу із пристрою 11 передачі до пристрою 12 прийому або через нестабільність джерела живлення в пристрої 12 прийому. У той же час, при декодуванні кодів LDPC, оскільки виконують математичну операцію змінного вузла відповідно до виразу (1), у якому виконують підсумовування (прийнятих значень uOi) кодових бітів LDPC, як можна бачити на описаній вище фіг. 5, у стовпці матриці H перевірки на парність і, отже, у змінному вузлі, що відповідає кодовому біту коду LDPC, якщо виникає помилка з кодовим бітом, використовуваним для математичної операції змінного вузла, тоді знижується точність повідомлення, що визначається. Потім, оскільки при декодуванні коду LDPC повідомлення, визначене в змінному вузлі, з'єднаному з вузлом перевірки, використовується для виконання математичної операції вузла перевірки відповідно до виразу (7) у вузлі перевірки, якщо кількість вузлів перевірки, де (відповідні кодові біти LDPC) множина змінних вузлів, підключених до нього, одночасно проявляють помилку (містячи в собі знищення даних), стає більшим, тоді погіршуються характеристики декодування. Наприклад, якщо у двох або більше змінних вузлах, з'єднаних з вузлом перевірки, одночасно виникає знищення даних, тоді вузол перевірки повертає повідомлення про те, що ймовірність того, що значення може дорівнювати 0, і ймовірність того, що значення може дорівнювати 1, рівні один одному, в усі змінні вузли. У такому випадку ті вузли перевірки, у які було передане повідомлення про рівні ймовірності, не беруть участь в одному циклі обробки декодування (один набір математичної операції змінного вузла й математичної операції вузла перевірки), і, у результаті, необхідною є збільшена кількість повторень обробки декодування. Отже, погіршуються характеристики декодування. Крім того, збільшується споживання енергії пристроєм 12 прийому, що виконує декодування коду LDPC. Відповідно до цього, система передачі даних, показана на фіг. 7, виконана так, що стійкість до пакетних помилок або знищення інформації поліпшується, у той час як підтримуються характеристики каналу передачі даних AWGN. На фіг. 8 показаний приклад конфігурації пристрою 11 передачі по фіг. 7. На фіг. 8 пристрій 11 передачі містить у собі блок 21 кодування LDPC, перемежовувач 22 бітів, блок 26 відображення й блок 27 ортогональної модуляції. У блок 21 кодування LDPC подають дані об'єкта. Блок 21 кодування LDPC здійснює кодування LDPC для даних об'єкта, переданих у нього, відповідно до матриці перевірки на парність, у якому матриця перевірки на парність, що являє собою блок, що відповідає бітам перевірки на парність коду LDPC, має сходову структуру й виводить код LDPC, у якому дані об'єкта являють собою інформаційні біти. Зокрема, блок 21 кодування LDPC виконує кодування LDPC, що полягає в кодуванні даних об'єкта в запропонований код LDPC, наприклад, у відповідності зі стандартами DVB-S.2 або DVB-T.2, і виводить код LDPC, отриманий у результаті кодування LDPC. Тут, у відповідності зі стандартом DVB-T.2, планується прийняти коди LDPC, запропоновані в стандарті DVB-S.2. Код LDPC, запропонований у стандарті DVB-S.2, являє собою код IRA (нагромадження з неоднорідним повторенням), і матриця перевірки на парність, що являє собою матрицю перевірки на парність коду LDPC, має сходову структуру. Матриця перевірки на парність і сходова структура будуть описані нижче. Крім того, код IRA описаний, наприклад, у публікації "Irregular Repeat-Accumulate Codes, " H. Jin., A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.1-8, Sept. 2000. Код LDPC, виведений із блоку 21 кодування LDPC, подають у перемежовувач 22 бітів. Перемежовувач 22 бітів являє собою пристрій обробки даних, призначений для перемежовування даних й містить у собі перемежовувач 23 парності, перемежовувач 24 14 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 скручування стовпців і демультиплексор (DEMUX) 25. Перемежовувач 23 парності виконує перемежовування парності бітів, що перемежовуються, перевірки на парність коду LDPC із блоку 21 кодування LDPC у положення інших бітів перевірки на парність, і подає код LDPC після перемежовування парності в перемежовувач 24 скручування стовпців. Перемежовувач 24 скручування стовпців виконує перемежовування скручування стовпців для коду LDPC з перемежовувача 23 парності й подає код LDPC після перемежовування скручування стовпців у демультиплексор 25. Зокрема, код LDPC передають після того, як два або більше його кодових біти будуть відображені на крапки сигналу, що представляють один символ ортогональної модуляції, блоком 26 відображення, описаним нижче. Перемежовувач 24 скручування стовпців здійснює, наприклад, таке перемежовування скручування стовпців, як описане нижче, як процес зміни компонування для кодових бітів LDPC з перемежовувача 23 парності так, що множина кодових бітів для коду LDPC, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, використовуваної в блоці 21 кодування LDPC, не включені в один символ. Демультиплексор 25 виконує обробку, що полягає в заміні положень двох або більше кодових бітів для коду LDPC (які повинні представляти символ) з перемежовувача 24 скручування стовпців, для одержання коду LDPC, стійкість якого до AWGN була посилена. Потім демультиплексор 25 подає два або більше кодових біти для коду LDPC, отриманих шляхом обробки заміни, як символ у блок 26 відображення. Блок 26 відображення відображає символ з демультиплексора 25, на крапки сигналів, визначені способом модуляції, таким як ортогональна модуляція (багатозначна модуляція), що здійснюється блоком 27 ортогональної модуляції. Зокрема, блок 26 відображення відображає код LDPC з демультиплексора 25 на крапку сигналу, визначену системою модуляції, на площину IQ (сукупність IQ), визначену віссю I, що представляє компонент I, що перебуває у фазі з несучої, і віссю q, що представляє компонент q, що ортогональний до несучої хвилі. Тут, як спосіб модуляції для ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, прийняті способи модуляції, що включають у себе, наприклад, спосіб модуляції, визначений у стандартах DVB-T, тобто, наприклад, доступні QPSK (квадратурна фазова маніпуляція), 16QAM (квадратурна амплітудна маніпуляція), 64QAM, 256QAM, 1024QAM, 4096QAM і т.д. Який спосіб модуляції повинен використовуватися для ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, встановлюється заздалегідь, наприклад, коли оператор використовує операцію пристрою 11 передачі. Слід зазначити, що блок 27 ортогональної модуляції може здійснювати деяку іншу ортогональну модуляцію, таку як, наприклад, 4PAM (ІАМ, імпульсно-амплітудна модуляція). Символ, відображений на крапку сигналу блоком 26 відображення, подають у блок 27 ортогональної модуляції. Блок 27 ортогональної модуляції виконує ортогональну модуляцію несучої відповідно до (символу, що відображений на) крапки сигналу із блоку 26 відображення, і передає сигнал модуляції, отриманий у результаті ортогональної модуляції, через канал 13 передачі даних (фіг. 7). Тепер на фіг. 9 представлена матриця H перевірки на парність, використовувана при кодуванні LDPC блоком 21 кодування LDPC по фіг. 8. Матриця H перевірки на парність має структуру LDGM (матриця генерування з малою щільністю) і може бути представлена виразом H = [H A|HT] з інформаційної матриці HA ділянки, що відповідає інформаційним бітам, і матриці HT парності, що відповідає бітам перевірки на парність серед кодових бітів LDPC (матриця, у якій елементи інформаційної матриці H A являють собою елементи з лівої сторони, і елементи матриці HT парності являють собою елементи із правої сторони). Тут кількість інформаційних бітів і кількість бітів перевірки на парність серед кодових бітів одного коду LDPC (одне кодове слово) називається довжиною K інформації й довжиною М парності, і кількість бітів для кодових бітів одного коду LDPC називається довжиною N коду (= K+M). Довжина K інформації й довжина М парності для коду LDPC з певною довжиною N коду залежать від швидкості кодування. У той же час, матриця H перевірки на парність являє собою матрицю, у якої кількість рядків × стовпців дорівнює М × N. Потім матриця H A інформації являє собою матрицю розміром М × K і матриця HT парності являє собою матрицю розміром М × М. На фіг. 10 показана матриця HT парності матриці H перевірки на парність для коду LDPC, 15 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 запропонованого у відповідності зі стандартом DVB-S.2 (і DVB-T.2). Матриця HT парності матриці H перевірки на парність коду LDPC, запропонованого у відповідності зі стандартом DVB-S.2, має сходову структуру в якій елементи зі значенням 1 розташовані у вигляді сходів, як можна бачити на фіг. 10. Вага рядка матриці H T парності дорівнює 1 для першого рядка, але дорівнює 2 для всіх інших рядків. У той же час, вага стовпця дорівнює 1 для останнього стовпця, але дорівнює 2 для всіх інших стовпців. Як описано вище, код LDPC матриці H перевірки на парність, у якій матриця H T парності має сходову структуру, може бути надійно створений, використовуючи матрицю H перевірки на парність. Зокрема, код LDPC (одне кодове слово) представлено вектором c рядка, і вектор а стовпця, T отриманий шляхом транспозиції вектора рядка, представлений як c . Крім того, частина інформаційних бітів з вектора с рядка, що являє собою код LDPC, представлена вектором A рядка, і частина бітів перевірки на парність представлена вектором T рядка. Тут, у цьому випадку, вектор c рядка може бути представлений виразом c = [A|T] з вектора а рядка, як інформаційні біти, і вектор T рядка, як біти перевірки на парність (вектор рядка, у якому елементи вектора A рядка являють собою елементи з лівої сторони, і елементи вектора T рядка являють собою елементи із правої сторони). Необхідно, щоб матриця H перевірки на парність і вектор с = [A|T] рядка, як код LDPC, T задовольняли виразу Hc =0, і де матриця HT парності матриці H = [HA|HT] перевірки на парність має таку сходову структуру, як показано на фіг. 10, вектор T рядка, як біти перевірки на T парність, які формують вектор c = [A|T] рядка, що задовольняє виразу Hc =0 може бути послідовно визначений шляхом послідовної установки елементів у рядках, що починаються з T T елементів у першому рядку вектора Hc стовпця, у виразі Hc =0, рівними нулю. На фіг. 11 показана матриця H перевірки на парність коду LDPC і ваги стовпця, визначені в стандарті DVB-S.2 (і DVB-T.2). Зокрема, у позиції А на фіг. 11 показана матриця H перевірки на парність коду LDPC, визначеного в стандарті DVB-S.2. Щодо стовпців KX з першого стовпця матриці H перевірки на парність, вага стовпця дорівнює X; щодо наступних стовпців K3, вага стовпця дорівнює 3; щодо наступних M-1 рядків, вага стовпця дорівнює 2; і щодо останнього одного стовпця, вага стовпця дорівнює 1. Тут KX+K3+M-1+1 дорівнює довжині N коду. У стандарті DVB-S.2, стовпці з номерами KX, K3 і М (довжина парності), а також вага X стовпця запропоновані таким чином, як можна бачити в позиції B на фіг. 11. Зокрема, у позиції B на фіг. 11 ілюструються стовпці з номерами KX, K3 і М, а також вага X стовпця для різних швидкостей кодування кодів LDPC, запропонованих у стандарті DVB-S.2. У стандарті DVB-S.2, запропоновані коди LDPC з довжинами N коду 64 800 бітів і 16 200 бітів. І як можна бачити в позиції B на фіг. 11, для коду LDPC довжина N коду якого дорівнює 64 800 бітів, запропоновані 11 швидкостей кодування (номінальні швидкості) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 і 9/10, і для коду LDPC, з довжиною N коду 16 200 бітів, запропоновані 10 швидкостей кодування 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 і 8/9. Що стосується кодів LDPC, відомо, що кодові біти, що відповідають стовпцю матриці H перевірки на парність, що має більш високу вагу стовпця, проявляють меншу частоту появи помилок. Матриця H перевірки на парність, запропонована у відповідності зі стандартом DVB-S.2 і показана на фіг. 11, виявляє тенденцію, що полягає в тому, що стовпець, розташований ближче до головної сторони (ліва сторона), має більш високу вагу стовпця. Відповідно до цього, код LDPC, що відповідає матриці H перевірки на парність, має тенденцію, що полягає в тому, що кодовий біт, розташований ближче до голови, має більш високу стійкість до помилок (має більш високу стійкість до помилки), і кодовий біт, розташований ближче до хвоста, має більш низьку стійкість до помилки. На фіг. 12 ілюструється компонування (крапки сигналу, що відповідають) 16 символів на площині IQ, де виконують модуляцію 16QAM за допомогою блоку 27 ортогональної модуляції по фіг. 8. Зокрема, у позиції А на фіг. 12 ілюструються символи 16QAM. 4 В 16QAM один символ представляє 4 біти, і існують 16 (= 2 ) символів. Потім ці 16 символів розташовують так, що вони формують квадратну форму 4 × 4 символи в напрямку I × напрямок q, із центром на початку координат площини IQ. Тепер, якщо i+1-ий біт від старшого значущого біта рядка бітів, представленого одним символом, буде представлений як біт yi, тоді 4 біти, представлені одним символом модуляції 16 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 16QAM, можуть бути представлені як біти y0, y1, y2 і y3 у порядку, починаючи зі старшого значущого біта. У випадку, коли спосіб модуляції являє собою 16QAM, 4 кодових біти для коду LDPC встановлені (виражені символічно) як символ (значення символу) з 4 бітів y0-y3. У позиції B на фіг. 12 позначені межі біта по відношенню до 4 бітів (нижче біт також називається бітом символу), y0-y3, представлених символом 16QAM. Тут межа біта, що відповідає біту yi символу (на фіг. 12 i=0, 1, 2, 3), позначає межу між символом, біт yi якого дорівнює 0, і іншим символом, біт yi якого дорівнює 1. Як можна бачити в позиції B на фіг. 12, по відношенню до старшого значимого біта y 0 символу серед 4 бітів y0-y3 символи, представлених символом 16QAM, тільки одне місце розташування на осі q у площині IQ утворить межу бітів, і по відношенню до другого біта y1 символу (другий від старшого значущого біта), тільки одне місце на осі I на площині IQ утворить межу біта. Крім того, по відношенню до третього біта y3 символу, кожне із двох місць положень між першим і другим стовпцями, і між третім, і четвертим стовпцями ліворуч від символу 4 × 4 утворюють межу. Крім того, по відношенню до четвертого біта y3 символу, кожне із двох місць положення між першим і другим рядками, і між третім, і четвертим рядками символу 4 × 4 утворює межу. У біті y1 символу, що представлений символом, менш імовірно виникає помилка, і імовірність його помилки зменшується при збільшенні кількості символів, розташованих далі від межі біта, але ймовірність помилки стає вище при збільшенні кількості символів розташованих ближче до межі бітів. Якщо біт, у якому, менш імовірно, виникає помилка (стійкий до помилки) називається "сильним бітом", а біт, у якому більш імовірно виникає помилка (менш стійкий до помилки), називається "слабким бітом", тоді, по відношенню до 4 бітів y0-y3 символу, представлених символами 16QAM, старший значимий біт y0 символу й другий біт y1 символу представляють сильні біти, і третій біт y2 символу, і четвертий біт y3 символу являють собою слабкі біти. На фіг. 13-15 ілюструються компонування (крапок сигналу, що відповідають) 64 символам у площині IQ, де здійснюють модуляцію 64QAM з використанням блоку 27 ортогональної модуляції по фіг. 8. 6 При модуляції 64QAM, один символ представляє 6 бітів, і існують 64 (= 2 ) символи. Потім ці 64 символи розміщають таким чином, що вони утворюють квадрат розміром 8 × 8 символів у напрямку I × напрямок q із центром на початку координат площини IQ. Біти символів, представлені одним символом 64QAM, можуть бути представлені як біти y 0, y1, y2, y3, y4 і y5 послідовно починаючи зі старшого значущого біта. У випадку, коли спосіб модуляції являє собою 64QAM, 6 кодових бітів для коду LDPC встановлюють (виражають символічно) як символ (значення символу) 6 бітів y0-y5. Тут на фіг. 13 позначені межі бітів по відношенню до старшого значимого біта y0 символу й другого біта y1 символу серед бітів y0-y5 символів, для символів 64QAM; на фіг. 14 позначені межі бітів, що відносяться до третього біта y2 символу й четвертого біта y3 символу; і на фіг. 15 позначені межі бітів, що відносяться до п'ятого біта y4 символу й шостого біта y5 символу. Як можна бачити на фіг. 13, кількість меж бітів по відношенню до кожного зі старшого значимого біта y0 символу, і другого біта y1 символу, дорівнює одиниці. У той же час, як можна бачити на фіг. 14, кількість меж бітів, що відносяться до кожного із третього біта y2 символу й четвертого біта y3 символу, дорівнює двом, і як можна бачити на фіг. 15, кількість меж бітів, що відносяться до кожного з п'ятого біта y4 символу й шостого біта y5 символу, дорівнює чотирьом. Відповідно до цього, серед бітів y0-y5 символів для символів 64QAM, старший значимий біт y0 символу й другий біт y1 символу являють собою найбільш сильні біти, і третій біт y2 символу, і четвертий біт y3 символу являють собою другі найбільш сильні біти. Потім п'ятий біт y4 символу й шостий біт y5 символу являють собою найбільш слабкі біти. На фіг. 12 і далі на фіг. 13-15 можна бачити, що в тому, що стосується бітів символу для символів ортогональної модуляції, проявляється тенденція, що полягає в тому, що біт більш високого порядку являє собою сильний біт, і біт більш низького порядку являє собою слабкий біт. Тут, як описано вище з посиланням на фіг. 11, код LDPC, виведений із блоку 21 кодування LDPC (фіг. 8) містить у собі кодові біти, які стійкі до помилок, і кодові біти, які в меншому ступені стійкі до помилок. У той же час, як описано вище з посиланням на фіг. 12-15, біти символів для символів ортогональної модуляції, виконуваної блоком 27 ортогональної модуляції, містять у собі сильні біти й слабкі біти. Відповідно до цього, якщо кодовий біт для коду LDPC, що має малу стійкість до помилки, 17 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 буде призначений слабкому біту символу для символу ортогональної модуляції, тоді знижується в цілому стійкість до помилок. Тому був запропонований перемежовувач, що виконує перемежовування кодових бітів для коду LDPC таким чином, що кодові біти LDPC, які мають низьку стійкість до помилки, виділяють для сильних бітів (бітів символів) для символу ортогональної модуляції. Демультиплексор 25 по фіг. 8 здійснює обробку перемежовувача. Фіг. 16 ілюструє обробку демультиплексора 25 по фіг. 8. Зокрема, у позиції А на фіг. 16 показаний приклад функціональної конфігурації демультиплексора 25. Демультиплексор 25 містить у собі запам'ятовувальний пристрій 31 і блок 32 заміни. У запам'ятовувальний пристрій 31 подають код LDPC із блоку 21 кодування LDPC. Запам'ятовувальний пристрій 31 має ємність збереження, для збереження mb бітів в (горизонтальному) напрямку рядка й збереження N/(mb) бітів в (вертикальному) напрямку стовпця. Запам'ятовувальний пристрій 31 записує кодові біти LDPC, що подаються в нього, у напрямку стовпця, і зчитує кодові біти в напрямку рядка й потім передає зчитані кодові біти в блок 32 заміни. Тут N (=довжина K інформації + довжина M парності) представляє довжину коду для коду LDPC, як описано вище. Крім того, m являє собою кількість бітів для кодових бітів LDPC, що дорівнює одному символу, і b являє собою задане додатне ціле число, що являє собою кратне число, використовуване для множення m на ціле число. Мультиплексор 25 перетворює (виражає символічно) кодові біти LDPC у символи, як описано вище, і кратне число b представляє кількість символів, одержуваних у результаті однократного символічного вираження за допомогою мультиплексора 25. У позиції А на фіг. 16 показаний приклад конфігурації демультиплексора 25, у випадку, коли система модуляції являє собою 64QAM, і, відповідно, кількість m бітів кодових бітів LDPC, що представляють собою один символ, дорівнює 6 бітів. Крім того, у позиції А на фіг. 16, кратне число b дорівнює 1, і, відповідно, запам'ятовувальний пристрій 31 має ємність збереження N/(6 × 1) × (6 × 1) бітів у напрямку стовпця × напрямку рядка. Тут область збереження запам'ятовувального пристрою 31, що продовжується в напрямку стовпця й містить у собі один біт у напрямку рядка, нижче називається, відповідно, стовпцем. У позиції А на фіг. 16 запам'ятовувальний пристрій 31 містить у собі шість (= 6 × 1) стовпців. Демультиплексор 25 виконує запис кодових бітів для коду LDPC у напрямку зверху донизу стовпця, що формує запам'ятовувальний пристрій 31 (у напрямку стовпця), починаючи зі стовпця з лівої сторони в напрямку стовпця із правої сторони. Потім, якщо запис кодових бітів закінчується найнижчим бітом у крайньому правому стовпці, тоді кодові біти зчитують і передають у блок 32 заміни у вигляді модуля з 6 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка для всіх стовпців, які утворюють запам'ятовувальний пристрій 31. Блок 32 заміни здійснює обробку заміни, що полягає в заміні положення кодових бітів з 6 бітів із запам'ятовувального пристрою 31, і виводить ці 6 бітів, отриманих у результаті заміни, як 6 бітів y0, y1, y2, y3, y4 і y5 символів, які являють собою один символ 64QAM. Зокрема, у той час як mb кодових бітів (у цьому випадку, 6 бітів) зчитують у напрямку рядка із запам'ятовувального пристрою 31, якщо i-ий біт (i=0, 1,…, mb-1) від старшого значущого біта серед mb кодових бітів, зчитаних із запам'ятовувального пристрою 31, представлений бітом b i, тоді 6 кодових бітів, зчитаних у напрямку рядка із запам'ятовувального пристрою 31, можуть бути представлені як біти b0, b1, b2, b3, b4 і b5 у порядку, починаючи зі старшого значущого біта. Взаємозв'язок ваги стовпця, описаного вище з посиланням на фіг. 11, призводить до того, що кодовий біт, розташований у напрямку біта b 0, являє собою кодовий біт, що має високу стійкість до помилки, у той час як кодовий біт у напрямку біта b 5 являє собою кодовий біт з низькою стійкістю до помилки. Блок 32 заміни виконує обробку заміни, що полягає в заміні положення 6 кодових бітів b 0-b5 із запам'ятовувального пристрою 31 таким чином, що кодовий біт, що має низьку стійкість до помилки серед 6 кодових бітів b0-b5 із запам'ятовувального пристрою 31, може бути призначений біту, що має високу стійкість серед бітів y0-y5 символів одного символу 64QAM. Тут, як спосіб заміни, для заміни 6 кодових бітів b0-b5 із запам'ятовувального пристрою 31 так, щоб вони були призначені для 6 бітів y0-y5 символів, що представляють один символ 64QAM, були запропоновані різні системи. У позиції B на фіг. 16 ілюструється перший спосіб заміни; у позиції C на фіг. 16 ілюструється 18 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 другий спосіб заміни; і в позиції D на фіг. 16 ілюструється третій спосіб заміни. У позиції B на фіг. 16 - у позиції D на фіг. 16 (також аналогічно фіг. 17, описаній нижче), сегмент лінії, взаємно з'єднуючий біти bi і yj, позначає, що кодовий біт bi призначають для біта yj символу (заміняють на положення біта yj символу). Щодо першого способу заміни, показаного в позиції B на фіг. 16, пропонується прийняти один із трьох видів способів заміни, і, як другий спосіб заміни, у позиції C на фіг. 16, пропонується прийняти один із двох видів способів заміни. Як третій спосіб заміни, показаного в позиції D на фіг. 16, пропонується вибрати й використовувати шість видів способів заміни один по одному. На фіг. 17 ілюструється приклад конфігурації демультиплексора 25, у випадку, у якому спосіб модуляції являє собою 64QAM (відповідно, кількість m бітів кодових бітів LDPC, що відображаються на один символ, дорівнює 6, аналогічно показаному на фіг. 16), і кратне число b дорівнює 2, і четвертий спосіб заміни. У випадку, коли кратне число b дорівнює 2, запам'ятовувальний пристрій 31 має ємність збереження, рівну N/(6 × 2) × (6 × 2) бітів у напрямку стовпця × напрямку рядка й містить у собі 12 (= 6 × 2) стовпців. У позиції А на фіг. 17 представлений порядок запису коду LDPC у запам'ятовувальний пристрій 31. Демультиплексор 25 здійснює запис кодових бітів для коду LDPC у напрямку зверху донизу стовпця, що формує запам'ятовувальний пристрій 31 (у напрямку стовпця), починаючи зі стовпця з лівої сторони, у напрямку стовпця із правої сторони, як описано вище з посиланням на фіг. 16. Потім, якщо запис кодових бітів закінчується найнижчим бітом у крайньому правому стовпці, тоді кодові біти зчитують і передають у блок 32 заміни в модулях розміром 12 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка, для всіх стовпців, які формують запам'ятовувальний пристрій 31. Блок 32 заміни виконує обробку заміни, що полягає в заміні положення 12 кодових бітів із запам'ятовувального пристрою 31 відповідно до четвертого способу заміни, і виводить 12 бітів, отриманих у результаті заміни, як 12 бітів, що представляють два символи (b символів) 64QAM, зокрема, як 6 бітів y0, y1, y2, y3, y4 і y5 символів, що представляють один символ 64QAM і 6 бітів y0, y1, y2, y3, y4 і y5 символів, що представляють наступний один символ. Тут, у позиції B на фіг. 17 ілюструється четвертий спосіб заміни, що полягає в обробці заміни, виконуваної блоком 32 заміни, що показаний в позиції А на фіг. 17. Слід зазначити, що у випадку, коли кратне число b дорівнює 2 (також аналогічно випадку, коли кратне число b дорівнює або більше, ніж 3), при обробці заміни, mb кодових бітів виділяють для mb бітів символів для b послідовних символів. У наступному описі, включаючи опис, наведений з посиланням на фіг. 17, i+1-ий біт від старшого значущого біта серед mb бітів символів для b послідовних символів, представлений як біт (біт символу) yi для зручності опису. Крім того, який спосіб заміни є оптимальним, тобто, який спосіб заміни забезпечує поліпшену частоту появи помилок у каналі передачі даних AWGN, залежить від швидкості кодування, довжини кодів і способу модуляції коду LDPC і т.д. Тепер, з посиланням на фіг. 18-20, буде описано перемежовування парності, виконуване перемежовувачем 23 парності по фіг. 8. На фіг. 18 показана (частина) графа Танера матриці перевірки на парність для коду LDPC. Якщо множина (відповідних кодових бітів) змінних вузлів, з'єднаних з вузлом перевірки, таким чином, що у двох змінних вузлах спостерігаються помилки, такі як одночасне знищення інформації, як показано на фіг. 18, тоді вузол перевірки повертає повідомлення рівної ймовірності, що відображає, що ймовірність того, що значення може дорівнювати 0, і ймовірність того, що значення може дорівнювати 1, рівні один одному у всіх змінних вузлах, з'єднаних з вузлом перевірки. Тому, якщо множина змінних вузлів, з'єднаних з тим самим вузлом перевірки, будуть одночасно переведені в стан знищення інформації або тому подібне, то погіршується характеристика декодування. Зокрема, код LDPC, виведений із блоку кодування LDPC по фіг. 8 і запропонований у відповідності зі стандартом DVB-S.2, являє собою код IRA, і матриця HT парності матриці H перевірки на парність має сходову структуру, як показано на фіг. 10. На фіг. 19 ілюструється матриця HT парності, що має сходову структуру, і граф Танера, що відповідає матриці HT парності. Зокрема, у позиції А на фіг. 19 показана матриця H T парності, що має сходову структуру, і в позиції B на фіг. 19 показаний граф Танера, що відповідає матриці H T парності, що показана в позиції А на фіг. 19. 19 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 У випадку, коли матриця HT парності має сходову структуру, у графі Танера матриці H T парності змінні вузли коду LDPC, які відповідають стовпцю елемента матриці HT парності, що мають значення 1, і все повідомлення визначене з використанням сусідніх кодових бітів (бітів парності), з'єднані з тим самим перевірочним вузлом. Відповідно до цього, якщо сусідні біти парності, описані вище, переведені в стан помилки через пакетні помилки, знищення даних або тому подібне, тоді, оскільки вузол перевірки, з яким з'єднана множина змінних вузлів, що відповідають множині бітів парності, у яких виникала помилка (змінні вузли, повідомлення яких повинне бути визначене з використанням бітів парності), повертає повідомлення рівної ймовірності, що відображає, що ймовірність того, що значення може дорівнювати 0, і ймовірність того, що значення може дорівнювати 1, можуть бути рівні один одному, у змінні вузли, з'єднані з вузлом перевірки, робочі характеристики декодування погіршуються. Потім, коли довжина пакета (кількість бітів, які становлять помилку в пакеті) велика, характеристики декодування додатково погіршуються. Тому, для запобігання описаного вище погіршення робочих характеристик декодування перемежовувач 23 парності (фіг. 8) виконує перемежовування, що полягає в перемежовуванні бітів парності коду LDPC із блоку 21 кодування LDPC, у положення інших бітів парності. На фіг. 20 показана матриця HT парності, що являє собою матрицю H перевірки на парність для коду LDPC після перемежовування парності, виконаного за допомогою перемежовувача 23 парності по фіг. 8. Тут інформаційна матриця HА для матриці H перевірки на парність, що відповідає коду LDPC, запропонована у відповідності зі стандартом DVB-S.2 і виведена із блоку 21 кодування LDPC, має циклічну структуру. Циклічна структура означає структуру, у якій певний стовпець збігається з іншим стовпцем у стані циклічної роботи, і містить у собі, наприклад, структуру, у якій для кожних P стовпців положення зі значенням 1 у рядках P стовпців збігаються з положеннями, у яких перший один з P стовпців циклічно зсовують у напрямку стовпця на величину, що збільшується пропорційно значенню q, отриманому шляхом розподілу довжини М парності. Надалі, кількість P стовпців у циклічній структурі відповідно називається числом модуля стовпців циклічної структури. Як код LDPC, що запропонований в стандарті DVB-S.2 і виведений із блоку 21 кодування LDPC, доступні два коди LDPC, що включають у себе коди з довжиною N коду, рівною 64 800 бітів і 16 200 бітів, як описано вище з посиланням на фіг. 11. Тепер, якщо звернути увагу на код LDPC, довжина N коду якого становить 64 800 бітів із двох різних кодів LDPC, з довжиною N коду 64 800 бітів і 16 200 бітів, тоді доступні одинадцять різних швидкостей кодування як швидкості кодування коду LDPC, з довжиною N коду, рівною 64 800 бітів, як описано вище з посиланням на фіг. 11. По відношенню до кодів LDPC з довжиною N коду 64 800 бітів і які мають одинадцять різних швидкостей кодування, у стандарті DVB-S.2 запропоновано, що стовпець із номером P циклічної структури запропонований для числа 360, що являє собою один з дільників довжини М парності, за винятком 1 і М. Крім того, по відношенню до кодів LDPC, довжина N кодів яких становить 64 800 бітів і які мають одинадцять різних швидкостей кодування, довжина М парності має значення, що не містить прості числа, і представлена виразом М = q × P=q × 360, що використовує значення q, що відрізняється, залежно від швидкості кодування. Відповідно до цього, значення q також являє собою один з дільників довжини М парності, за винятком 1 і М, аналогічно номеру P стовпця циклічної структури, і його одержують шляхом ділення довжини М парності на номер P стовпця циклічної структури (добуток P і q, що являє собою дільники довжини М парності, становить довжину M парності). У випадку, коли довжина інформації представлена як K, і ціле число більше 0, але менше ніж P, представлено як x, у той час як ціле число більше 0, але менше q, представлено як y, перемежовувач 23 парності виконує перемежовування, як перемежовування парності, K+qx+y+10-го кодового біта серед бітів парності, які складають кодові біти від K+1-го до K+M-Го (K + М = N) LDPC із блоку 21 кодування LDPC, до положення K+Py+x+1-го кодового біта. Відповідно до такого перемежовування парності, оскільки біти парності (що відповідають бітам парності) у змінних вузлах, з'єднаних з одним вузлом перевірки, розташовані на відстані, що відповідає числу P стовпців циклічної структури, тут на відстані 360 бітів, де довжина пакета менше, ніж 360 бітів, можна запобігти такій ситуації, у якій множина змінних вузлів, з'єднаних з тим самим перевірочним вузлом, одночасно стають вузлами з помилкою. У результаті, може бути поліпшена стійкість до пакетної помилки. Слід зазначити, що код LDPC після перемежовування парності, відповідно до якого K+qx+y+1-ий кодовий біт перемежовують із положенням K+Py+x+1-го кодового біта, збігається з 20 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 кодом LDPC матриці перевірки на парність (нижче називається також матрицею перетворення перевірки на парність), отриманої в результаті заміни стовпців, що полягає в заміні K+qx+y+1-го стовпця вихідної матриці H перевірки на парність на K+Py+x+1-ий стовпець. Крім того, у матриці парності матриці перетворення перевірки на парність, псевдоциклічна структура модуля якої становить P стовпців (на фіг. 20 360 стовпців), виглядає так, як показано на фіг. 20. Тут, псевдоциклічна структура позначає структуру, що має ділянку, що має циклічну структуру, за винятком її частини. У стовпці перетворення перевірки на парність, отриманому шляхом застосування заміни стовпця, що відповідає перемежовуванню парності для матриці перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2, на ділянці з 360 рядків × 360 стовпців (матриця зсуву, описана нижче) у правій кутовій ділянці не вистачає одного елемента 1 (який має значення 0). Тому матриця перетворення перевірки на парність не має (повну) циклічну структуру, але має псевдоциклічну структуру. Слід зазначити, що матриця перетворення перевірки на парність по фіг. 20 являє собою матрицю, у якій також застосовують заміну рядків (заміна рядків), для побудови матриці перетворення перевірки на парність із описаної нижче матриці конфігурації, до вихідної матриці H перевірки на парність, на додаток до заміни стовпців, що відповідає перемежовуванню парності. Тепер буде описано перемежовування скручування стовпців як обробка зміни компонування, з використанням перемежовувача 24 скручування стовпців по фіг. 8, з посиланням на фіг. 21-24. У пристрої 11 передачі по фіг. 8, два або більше з кодових бітів для коду LDPC передають як один символ, як описано вище, для поліпшення ефективності використання частот. Зокрема, наприклад, у випадку, коли 2 біти кодових бітів використовують для формування одного символу, як спосіб модуляції використовують, наприклад, QPSK, але у випадку, коли 4 біти кодових бітів використовують для формування одного символу, наприклад, 16QAM використовують як спосіб модуляції. У випадку коли два або більше з кодових бітів передають як один символ таким чином, якщо знищення даних або подібне відбувається для певного символу, усі з кодових бітів цього символу перетворюються в помилку (знищення даних). Відповідно до цього, для зменшення ймовірності того, що в множині змінних вузлів (кодових бітів, що відповідають змінним вузлам), з'єднаних з тим самим вузлом перевірки, може одночасно виникнути знищення даних, для поліпшення робочих характеристик декодування необхідно виключити з'єднання змінних вузлів, що відповідають кодовим бітам одного символу, з тим самим вузлом перевірки. У той же час, у матриці H перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2 і виведеного із блоку 21 кодування LDPC, матриця НА інформації має циклічну структуру, і матриця HT парності має сходову структуру, як описано вище. Потім, у матриці перевірки перетворення перевірки на парність, що являє собою матрицю перевірки на парність коду LDPC, після перемежовування парності, циклічна структура (точніше, псевдоциклічна структура, як описано вище) проявляється також у матриці парності, як описано з посиланням на фіг. 20. На фіг. 21 показана матриця перетворення перевірки на парність. Зокрема, у позиції А на фіг. 21 ілюструється матриця перетворення перевірки на парність для матриці H перевірки на парність, що має довжину N коду, рівну 64 800 бітів, і швидкість (r) кодування, рівну 3/4. У позиції А на фіг. 21 положення елемента, що має значення 1 у матриці перетворення перевірки на парність, позначено крапкою (·). На фіг. 21B процес виконують за допомогою демультиплексора 25 (фіг. 8) для коду LDPC матриці перетворення парності, показаної в позиції А на фіг. 21, тобто, для коду LDPC після перемежовування парності. На фіг. 21B, кодові біти LDPC після перемежовування парності записують у напрямку стовпців у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31 демультиплексора 25, використовуючи 16QAM, як спосіб модуляції. Кодові біти, записані в напрямку стовпців у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31, зчитують у напрямку рядка в одиницях по 4 біти, які складають один символ. У такому випадку, 4 кодових біти B0, B1, B2 і B3, які складають один символ, іноді становлять кодові біти, що відповідають 1, і включені в один довільний рядок матриці перевірки на парність після перетворення, показаного в позиції А на фіг. 21, і в цьому випадку змінні вузли, що 21 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 відповідають кодовим бітам B0, B1, B2 і B3, з'єднані з тим самим вузлом перевірки. Відповідно до цього, у випадку, коли 4 кодових біти B0, B1, B2 і B3 одного символи стають кодовими бітами, що відповідають 1, і включені в один довільний рядок, якщо відбувається знищення даних у символі, тоді той же вузол перевірки, з яким з'єднані змінні вузли, що відповідають кодовим бітам B0, B1, B2 і B3, не може визначити відповідне повідомлення. У результаті, погіршуються характеристики декодування. Також, по відношенню до інших швидкостей кодування, крім швидкості кодування 3/4, множина кодових бітів, що відповідають множині змінних вузлів, підключених до одного й того ж вузла перевірки, аналогічно, іноді складають один символ 16QAM. Тому перемежовувач 24 скручування стовпців виконує перемежовування скручування стовпців, у якому кодові біти для коду LDPC після перемежовування парності з перемежовувача 23 парності перемежовують таким чином, що множина кодових бітів, що відповідають 1, включених в один довільний рядок матриці перетворення перевірки на парність, не включені в один символ. На фіг. 22 показаний вид, що ілюструє перемежовування скручування стовпців. Зокрема, на фіг. 22 ілюструється запам'ятовувальний пристрій 31 (фіг. 16 і 17) демультиплексора 25. Запам'ятовувальний пристрій 31 має ємність збереження для збереження mb бітів у напрямку стовпців (вертикальному напрямку) і зберігає N/(mb) бітів у напрямку рядка (у горизонтальному напрямку) і містить у собі mb стовпців, як описано на фіг. 16. Потім перемежовувач 24 скручування стовпців записує кодові біти для коду LDPC у напрямку стовпців у запам'ятовувальний пристрій 31 і керує початковим положенням запису, коли кодові біти зчитують у напрямку рядка, для виконання перемежовування скручування стовпців. Зокрема, перемежовувач 24 скручування стовпців відповідним чином змінює початкове положення запису, у якому повинен бути розпочатий запис кодових бітів для кожного з множини стовпців таким чином, що множина кодових бітів, зчитаних у напрямку рядка, використовуваних для складання одного символу, можуть не стати кодовими бітами, що відповідають 1, і включені в один довільний рядок матриці перетворення перевірки на парність (змінює конфігурацію кодових бітів для коду LDPC таким чином, що множина кодових бітів, що відповідають 1 і включених в один довільний рядок матриці перевірки на парність, можуть не бути включені в той самий символ). Тут, на фіг. 22 показаний приклад конфігурації запам'ятовувального пристрою 31, коли спосіб модуляції являє собою 16QAM і, крім того, кратне число b, описане вище з посиланням на фіг. 16, дорівнює 1. Відповідно до цього, кількість m бітів кодових бітів для коду LDPC, що складають один символ, дорівнює 4 бітам, і запам'ятовувальний пристрій 31 сформований із чотирьох (= mb) стовпців. Перемежовувач 24 скручування стовпців (замість демультиплексора 25, показаного на фіг. 16), здійснює запис кодових бітів для коду LDPC у напрямку зверху донизу (напрямок стовпця) у чотирьох стовпцях, які формують запам'ятовувальний пристрій 31, починаючи зі стовпця з лівої сторони в напрямку стовпців із правої сторони. Потім, коли запис кодових бітів закінчується в крайньому правому стовпці, перемежовувач 24 скручування стовпців зчитує кодові біти в модулі по 4 біти (mb бітів) у напрямку рядка, починаючи з першого рядка всіх стовпців, які формують запам'ятовувальний пристрій 31, і виводить ці кодові біти, як код LDPC, після перемежовування скручування стовпців у блок 32 заміни (фіг. 16 і 17) демультиплексора 25. Однак якщо адреса головного (крайнього верхнього) положення кожного стовпця буде представлена як 0, і адреси положень у напрямку стовпців будуть представлені цілими числами в порядку зростання, тоді перемежовувач 24 скручування стовпців встановлює для крайнього лівого стовпця положення початку запису для положення з адресою 0; встановлює для другого стовпця (ліворуч) положення початку запису як положення з адресою 2; встановлює для третього стовпця положення початку запису в положення з адресою 4; і встановлює для четвертого стовпця положення початку запису в положення з адресою 7. Слід зазначити, що в тому, що стосується стовпців, для яких початкове положення запису являє собою будь-яке інше положення, крім положення з адресою 0, після того, як кодові біти будуть записані в крайньому нижньому положенні, положення запису вертається нагору (положення з адресою 0), і виконують запис аж до положення, що безпосередньо передує початковому положенню запису. Після цього виконують запис у наступний (правий) стовпець. У результаті виконання такого перемежовування скручування стовпців, як описано вище, така ситуація, у якій множина кодових бітів, що відповідають множині змінних вузлів, з'єднаних з тим самим вузлом перевірки, складаються з одного символу 16QAM (включені в той же символ) 22 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 для кодів LDPC з усіма швидкостями кодування, з довжиною N коду рівною 64 800, як запропоновано у відповідності зі стандартом DVB-S.2, може бути попереджена, і, у результаті, можуть бути поліпшені робочі характеристики декодування в каналі передачі даних, у якому відбувається знищення інформації. На фіг. 23 ілюструється кількість стовпців запам'ятовувального пристрою 31, необхідних для перемежовування скручування стовпців, і адреса початкового положення запису для кожного способу модуляції для кодів LDPC для одинадцяти різних швидкостей кодування, що мають довжину N коду 64 800, як запропоновано у відповідності зі стандартом DVB-S.2. У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, QPSK прийнятий як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має два стовпці для збереження 2 × 1 (= mb) бітів у напрямку рядка й зберігає 64 800/(2 × 1) біта в напрямку стовпців. Потім вихідне положення запису для першого одного із двох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, і вихідне положення запису для другого стовпця встановлюють у положення з адресою 2. Слід зазначити, що кратне число b дорівнює 1, наприклад, коли використовується один з першого - третього способів заміни по фіг. 16 як спосіб заміни при обробці заміни демультиплексора 25 (фіг. 8) або в аналогічному випадку. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, QPSK прийнятий як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 2 × 2 бітів у напрямку рядка й зберігає 64 800/(2 × 2) бітів у напрямку стовпців. Потім початкове положення запису для першого одного із чотирьох стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, початкове положення запису для другого стовпця встановлюють у положення з адресою 2, початкове положення запису для третього стовпця встановлюють у положення з адресою 4, і початкове положення запису для четвертого стовпця встановлюють у положення з адресою 7. Слід зазначити, що кратне число b дорівнює 2, наприклад, коли четвертий спосіб заміни по фіг. 17 прийнятий як спосіб заміни при обробці заміни демультиплексора 25 (фіг. 8). У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 4 × 1 бітів у напрямку рядка й зберігає 64 800/(4 × 1) бітів у напрямку стовпців. Потім початкове положення запису для першого одного із чотирьох стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, початкове положення запису для другого стовпця встановлюють у положення з адресою 2, початкове положення запису для третього стовпця встановлюють у положення з адресою 4, і початкове положення запису для четвертого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 4 × 2 біти в напрямку рядка й зберігає 64 800/(4 × 2) біта в напрямку стовпців. Потім вихідне положення запису для першого одного з восьми стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 4, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 5, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 64QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має шість стовпців для збереження 6 × 1 бітів у напрямку рядка й зберігає 64 800/(6 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного із шести стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 5, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 9, вихідне положення запису для п'ятого стовпця 23 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 встановлюють у положення з адресою 10, і вихідне положення запису для шостого стовпця встановлюють у положення з адресою 13. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 6 × 2 бітів у напрямку рядка й зберігає 64 800/(6 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного із дванадцяти стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 4, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 5, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 8 і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 9. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 8 × 1 бітів у напрямку рядка й зберігає 64 800/(8 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого одного з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 4, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 5, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має шістнадцять стовпців для збереження 8 × 2 бітів у напрямку рядка й зберігає 64 800/(8 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із шістнадцяти стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 3, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 7, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 15, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 20, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 27, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 27, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 28, і вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 32. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має десять стовпців для збереження 10 × 1 бітів у напрямку рядка й зберігає 64 800/(10 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з десяти стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 3, вихідне положення запису для третього 24 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпця встановлюють у положення з адресою 6, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 8, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 11, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 13, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 15, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 17, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 18, і вихідне положення запису для десятого стовпця встановлюють у положення з адресою 20. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має двадцять стовпців для збереження 10 × 2 бітів у напрямку рядка й містить 64 800/(10 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 1, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 6, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 6, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 9, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 13, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 14, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 14, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 23, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 25, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 25, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 26, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 28, і вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 30. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 12 × 1 бітів у напрямку рядка й зберігає 64 800/(12 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 4, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмогостовпця встановлюють у положення з адресою 5, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 8, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 9. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до фіг. 23, запам'ятовувальний пристрій 31 має двадцять чотири стовпці для збереження 12 × 2 бітів у напрямку рядка й містить 64 800/(12 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти чотирьох стовпців запам'ятовувального пристрою 31 установлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 5, вихідне положення запису для третього стовпця встановлюють у положення з адресою 8, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 8, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 8, вихідне положення запису для шостого 25 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпця встановлюють в положення з адресою 8, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 10, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 10, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 10, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 12, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 13, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 16, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 17, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 19, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 21, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 22, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 23, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 26, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 37, вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 39, вихідне положення запису для двадцять першого стовпця встановлюють у положення з адресою 40, вихідне положення запису для двадцять другого стовпця встановлюють у положення з адресою 41, вихідне положення запису для двадцять третього стовпця встановлюють у положення з адресою 41, і вихідне положення запису для двадцять четвертого стовпця встановлюють у положення с адресою 41. На фіг. 24 показана кількість стовпців запам'ятовувального пристрою 31, необхідна для перемежовування скручування стовпців, і адреса вихідного положення запису для кожного способу модуляції для кодів LDPC з 10 різними швидкостями кодування, що мають довжину N коду 16 200, як запропоновано у відповідності зі стандартом DVB-S.2. У випадку, коли кратне число b дорівнює 1 і, крім того, оскільки, наприклад, QPSK використовують як спосіб модуляції, кількість m бітів одного символу становить 2 біти, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має два стовпці для збереження 2 × 1 бітів у напрямку рядка й зберігає 16 200/(2 × 1) бітів у напрямку стовпців. Потім вихідне положення для запису першого одного із двох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, і вихідне положення запису для другого стовпця встановлюють у положення з адресою 0. У випадку, коли кратне число b дорівнює 2 і, крім того, оскільки, наприклад, квадратурна фазова модуляція, використовується як спосіб модуляції, кількість бітів m одного символу становить 2 біти, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 2 × 2 бітів у напрямку рядка й містить 16 200/(2 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3, і вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 16QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має чотири стовпці для збереження 4 × 1 бітів у напрямку рядка й зберігає 16 200 / (4 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 2, вихідне положення запису для третього стовпця встановлюють у положення з адресою 3, і вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 16QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 4 біти, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 4 × 2 бітів у напрямку рядка й містить 16 200 / (4 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 1, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 20, вихідне положення запису для сьомого стовпця 26 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 встановлюють у положення з адресою 20, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 21. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 64QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має шість стовпців для збереження 6 × 1 бітів у напрямку рядка й зберігає 16 200 / (6 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із шести стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 3, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для шостого стовпця встановлюють в положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 64QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 6 × 2 бітів у напрямку рядка й містить 16 200 / (6 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 3, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 3, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 6, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 256QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має вісім стовпців для збереження 8 × 1 бітів у напрямку рядка й зберігає 16 200 / (8 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з восьми стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 1, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 20, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 20, і вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 21. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має десять стовпців для збереження 10 × 1 бітів у напрямку рядка й зберігає 16 200 / (10 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого з десяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 1, вихідне положення запису для третього стовпця встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 3, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 4, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 4, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, і вихідне положення запису для десятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 1024QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, 27 UA 100536 C2 5 10 15 20 25 30 35 40 45 50 55 60 відповідно до фіг. 24, запам'ятовувальний пристрій 31 має двадцять стовпців для збереження 10 × 2 бітів у напрямку рядка й містить 16 200 / (10 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 2, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 2, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 5, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для шістнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для сімнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису для вісімнадцятого стовпця встановлюють у положення з адресою 8, вихідне положення запису для дев'ятнадцятого стовпця встановлюють у положення з адресою 8, і вихідне положення запису для двадцятого стовпця встановлюють у положення з адресою 10. У випадку, коли кратне число b дорівнює 1, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має дванадцять стовпців для збереження 12 × 1 бітів у напрямку рядка й зберігає 16 200 / (12 × 1) бітів у напрямку стовпців. Потім вихідне положення запису для першого із дванадцяти стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 2, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для шостого стовпця встановлюють у положення з адресою 2, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 3, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 3, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 6, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 7, і вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 7. У випадку, коли кратне число b дорівнює 2, і, крім того, оскільки, наприклад, 4096QAM використовується як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, відповідно до фіг. 24, запам'ятовувальний пристрій 31 має двадцять чотири стовпці для збереження 12 × 2 бітів у напрямку рядка й містить 16 200 / (12 × 2) бітів у напрямку стовпців. Потім вихідне положення запису для першого із двадцяти чотирьох стовпців запам'ятовувального пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпця встановлюють у положення з адресою 0, вихідне положення запису для третього стовпця встановлюють у положення з адресою 0, вихідне положення запису для четвертого стовпця встановлюють у положення з адресою 0, вихідне положення запису для п'ятого стовпця встановлюють у положення з адресою 0, вихідне положення запису для шостого стовпця встановлюють в положення з адресою 0, вихідне положення запису для сьомого стовпця встановлюють у положення з адресою 0, вихідне положення запису для восьмого стовпця встановлюють у положення з адресою 1, вихідне положення запису для дев'ятого стовпця встановлюють у положення з адресою 1, вихідне положення запису для десятого стовпця встановлюють у положення з адресою 1, вихідне положення запису для одинадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для дванадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для тринадцятого стовпця встановлюють у положення з адресою 2, вихідне положення запису для чотирнадцятого стовпця встановлюють у положення з адресою 3, вихідне положення запису для п'ятнадцятого стовпця встановлюють у положення з адресою 7, вихідне положення запису 28