Пристрій для обчислення сум парних добутків

Пристрій для обчислення сум парних добутків, що містить перетворювач коду поліноміальної системи класу відрахувань у позиційний код, лічильник тактів, два блоки обчислення парних добутків по довільному модулю, кожний з яких містить регістр, блок пам'яті, матричний суматор, матричний множник, три групи буферних регістрів, причому вихід лічильника тактів з'єднаний з входами блока пам'яті першого і другого блоків обчислення сум парних добутків по довільному модулю та входом перетворювача коду поліноміальної системи класу відрахувань у позиційний код, а в кожному з блоків обчислення сум парних добутків по довільному модулю ви хід регістра з'єднаний з входом матричного множника, другий вхід якого з'єднаний з виходом блока пам'яті, а виходи з'єднані з входами буферних регістрів першої групи, ви ходи яких з'єднані з входами матричного суматора, виходи якого з'єднані з входами буферних регістрів другої групи, ви ходи яких з'єднані з входами буферних регістрів третьої групи, виходи яких з'єднані з входами матричного суматора і відповідно з першим і другим входом перетворювача коду поліноміальної системи класу відрахувань у U 2 (11) 1 3 27610 4 Недоліком даного пристрою є обмеженість з'єднаний з виходом блока пам'яті 5, а виходи функціональних можливостей (обчислюються суми з'єднані з входами буферних регістрів першої добутків тільки позитивних чисел) та низька групи 8, ви ходи яких з'єднані з входами швидкодія (при кількості звернень у задачі матричного суматора 6, виходи якого з'єднані з перемноження матриць невиробничий час може входами буферних регістрів другої гр упи 9, виходи сягати великої величини). яких з'єднані з входами буферних регістрів третьої Задачею корисної моделі є удосконалення групи 10, ви ходи яких з'єднані з входами пристрою шляхом введення блока корекції матричного суматора 6 і відповідно з першими і помилок, матричного суматора та блока другим входом перетворювача коду обчислення парних добутків по контрольному поліноміальної системи класу відрахувань у модулю. позиційний код 11, а також, згідно з корисною Це дозволяє забезпечити підвищення моделлю, в нього введені блок корекції помилок достовірності обробки інформації, швидкості 12, модульний суматор 13 та блок обчислення сум виявлення й корекції помилок та скорочення парних добутків по контрольному модулю 3, який ступіней у ланцюгу обробки інформації. складається з регістра 4, блока пам'яті 5, Поставлена задача вирішується тим, що в матричного множника 7, матричного суматора 6, пристрої для обчислення сум парних добутків, що та трьох гр уп буферних регістрів 8, 9, 10, причому містить два блоки обчислення парних добутків по вихід лічильника тактів 14 з'єднаний з входами довільному модулю, кожний з яких містить регістр, блока пам'яті 5 першого 1 і другого 2 блоків блок пам'яті, матричний суматор, матричний обчислення сум парних добутків по контрольному множник і три групи буферних регістрів, модулю 3 та входом блока корекції помилок 12, перетворювач коду поліноміальної системи класу вихід якого з'єднаний з першим входом відрахувань у позиційний код, блок корекції модульного суматора 13, другий вхід якого помилок, модульний суматор, лічильник тактів і з'єднаний з входом перетворювача коду вихід результату пристрою, а також, згідно з поліноміальної системи класу відрахувань у корисною моделлю, в нього введені блок корекції позиційний код 11, а вихід з'єднаний з виходом помилок, модульний суматор та блок обчислення результату пристрою 15, а в блоці обчислення сум сум парних добутків по контрольному модулю. парних добутків по контрольному модулю 3 ви хід Введення блока корекції помилок, модульного регістра 4 з'єднаний з входом матричного суматора та блока обчислення сум парних множника 7, другий вхід якого з'єднаний з виходом добутків по контрольному модулю вигідно блока пам'яті 5, а виходи з'єднані з входами відрізняє запропонований пристрій для буферних регістрів першої групи 8, виходи яких обчислення сум парних добутків від прототипу, з'єднані з входами матричного суматора 6, виходи оскільки виключає виникнення помилкових якого з'єднані з входами буферних регістрів другої комбінації при обробці інформації та її зберіганні. групи 9, ви ходи яких з'єднані з входами буферних В результаті зменшується кількість ступіней у регістрів третьої групи 10, виходи яких з'єднані з ланцюгу обробки інформації, і як наслідок, входами матричного суматора 6, та першим підвищується достовірність тривалого зберігання інформаційним входом блока корекції помилок 12, та обробки інформації. другі і треті інформаційні входи якого з'єднані На кресленні: відповідно з виходами буферних регістрів третьої на Фіг.1 зображена блок-схема пристрій для групи 10 першого 1 і другого 2 блоків обчислення обчислення сум парних добутків; парних добутків по довільному модулю, др угий на Фіг 2 зображена блок-схема блока корекції вихід перетворювача коду поліноміальної системи помилок. класу відрахувань у позиційний код 11 з'єднаний з Пристрій для обчислення сум парних добутків четвертим інформаційним входом блока корекції містить блок обчислення парних добутків по помилок 12. довільному модулю 1, блок обчислення парних Блок 12 корекції помилок містить три регістри добутків по довільному модулю 2, блок 16-18, перший шар нейронної мережі з 7 нейронів обчислення сум парних добутків по контрольному 19-25, трьох нейронів 26-28 другого шару мережі, модулю 3, регістр 4, блок пам'яті 5, матричний лічильника тактів переходів 29, що містить два суматор 6, матричний множник 7, першу гр упу нейрони 30 й 31, і трьох нейронів 32-34 вихідного буферних регістрів 8, другу гр упу буферних шару й блок пам'яті 35. регістрів 9, третю групу буферних регістрів 10, Пристрій для обчислення сум парних добутків перетворювач коду поліноміальної системи класу працює в такий спосіб. відрахувань у позиційний код 11, блок корекції Особливість поліноміальної системи класів помилок 12, модульний суматор 13, лічильник відрахувань є незалежність утворення розрядів тактів 14, результату пристрою 15. числа, в силу чого кожен розряд несе інформацію Вихід лічильника тактів 14 з'єднаний з входами про все початкове число. Звідси випливає блока пам'яті 5 першого 1 і другого 2 блоків можливість їхньої паралельної обробки, що також обчислення сум парних добутків по довільному дозволяє залучати нові методи арифметичного модулю та входом перетворювача коду контролю. Будь-яке число N, виражене у поліноміальної системи класу відрахувань у двійковому коді, можна представити в позиційний код 11, а в кожному з блоків поліноміальній формі. Тоді отриманий поліном обчислення сум парних добутків по довільному N(z) представляється в поліноміальній системи модулю вихід регістра 4 з'єднаний з входом класів відрахувань як набір залишків (a1(z), матричного множника 7, другий вхід якого a2(z)...a n(z), an+1(z)), де aі(z) = rest(N(z)/pi(z)); pi(z) 5 27610 6 мінімальний багаточлен, визначений у Отриманий результат розширеному полі Галуа GF(pv). Відповідно до 3 китайської теореми про залишки ç ÷ å ai (z )Ri (z ) modæ z3 + z + 1ö з виходів нейронів 26è ø n+1 = 1 i = å ai (z )bi (z )- r z Pполн (z ) , N(z) () де bі(z) – 28 у паралельному двійковому коді та значення = 1 i числа переходів за діапазон P(z) з виходів ортогональні базиси; r(z) - ранг N(z). Тоді значення нейронів 30 й 31 подаються на входи нейронів 32n+1 34 вихідного шару нейронної мережі. Pполн (z ) = Õ pi (z ) , де pі(z) - основа поліноміальної Нейрони 32-34 вихідного шару нейронної i=1 мережі реалізують базову операцію системи класів відрахувань і=1, n+1; n(z) - число підсумовування по модулю два. З ви ходу нейронів робочих основ, pn+1(z) - контрольна основа. 32-34 вихідного шару нейронної мережі значення В інформаційні регістри 4 блоків 1, 2, 3 до інтервального номеру S(z) у паралельному початку роботи записані числа в коді двійковому коді надходять на вхід пам'яті 35, на поліноміальній системи класів відрахувань. виході якої з'являється значення корекції, що Лічильник тактів формує адреси для зчитування подається на вихід блока корекції помилок. коефіцієнтів, які зберігаються в блоках 1, 2, 3 та Таким чином, подання інформації в блоці пам'яті 5 у коді поліноміальній системи поліноміальній системі класів відрахувань класів відрахувань. Зміст регістрів 4 у кожному із дозволяє практично вирішити проблему блоків 1, 2, 3 перемножується з коефіцієнтами за автоматичного контролю в обчислювальній допомогою матричних множників 7. Результат системі. При введенні додаткової контрольної множення записується в першу гр уп у буферних основи залишок, узятий по цій основі, несе регістрів 8, вміст яких складається з вмістом надлишкову інформацію про вихідний поліном, що буферних регістрів 10 третьої групи (у першому дозволяє виявити й виправити помилки в цифрах циклі відбувається додавання з нулем). Додавання по робочих основах. Тому можна вважати умову здійснюють матричні суматори 6 у кожному із охоплення контролем устатк ування блоків 1, 2, 3. С ума записується в буферні регістри обчислювальної системи принципово досяжним. 10 третьої групи. З виходів буферних регістрів 10 Джерела інформації блоків 1, 2 результат подається на входи 1. Патент Російської Федерації №2012041, кл. перетворювача 11 коду поліноміальній системи G06F7/72, 1994. класів відрахувань у позиційний код і на 2. Патент Російської Федерації №2270475, кл. інформаційні входи блока 12 корекції помилок, на G06F7/72, 2004. третій вхід якого подається також інформація з виходів буферних регістрів 10 блока 3. Лічильник тактів по закінченні підсумовування парних добутків видає дозволяючий сигнал на вхід перетворювача 11 і блока 12 корекції помилок. Із другого ви ходу перетворювача 11 на четвертий вхід блока 12 корекції помилок надходить сигнал про перехід через P(z). Результати з ви ходів перетворювача 11 коду поліноміальній системи класів відрахувань у позиційний код і блока 12 корекції помилок подається на входи модульного суматора 13, де й відбувається додавання. Вихід модульного суматора 13 є виходом 15 пристрою. Доданки коду поліноміальній системи класів відрахувань в інформаційні регістри 4 блоків 1, 2, 3 можуть бути записані з аналогоцифрового перетворювача. Кінцевий результат виконання операції сум парних добутків у поліноміальній формі у вигляді залишків a1(z), a2(z), a3(z) подається відповідно на регістри 16, 17, 18, з виходу яких у паралельному коді ці залишки надходять на відповідні нейрони 19-25 першого шару нейронної мережі. Структура даного шару має архітектуру 1-3-3. Нейрони даного шару в процесі обчислення значення інтервального номеру S(z) не беруть участь, а здійснюють перерозподіл даних на нейрони другого шару 26-28 і нейрони 30, 31 лічильника тактів переходу 29. Нейрони 26-28 другого шару нейронної мережі та нейрони 30-31 лічильника тактів переходу реалізують базову операцію підсумовування по модулю два. 7 27610 8