Аналого-цифровий перетворювач

Винахід відноситься до електронних приладів аналого-цифрового перетворення, а більш конкретно - до аналогово-цифрових перетворювачів послідовно-паралельної дії. Відомо аналого-цифровий перетворювач (АЦП) послідовно-паралельної дії [див. Аналого-цифровые периферийные устройства микропроцессорных систем /Р.И. Грушвицкий, А.Х. Мурсаев, В.Б. Смолов. -Л.: Энергоатомиздат. Ленингр. отд-ние, 1989. - 160с.: ил. ], який містить перший паралельний АЦП, на вхід якого подається вхідний аналоговий сигнал, а цифровий вихід з'єднаний з цифровим входом цифро-аналогового перетворювача (ЦАП) і другим цифровим входом цифрового суматора, перший вхід якого з'єднаний з цифровим виходом другого паралельного АЦП, аналоговий вхід якого з'єднаний з виходом аналогового підсилювачавіднімача, який має два входи: на перший вхід поступає вхідний аналоговий сигнал, а другий вхід з'єднаний з аналоговим виходом ЦАП. Цей пристрій обраний за прототип. Недоліком прототипу є те, що максимальна розрядність відомого АЦП обмежена сумою вихідних розрядів паралельних АЦП, які входять до його складу. В основу винаходу поставлено задачу удосконалення АЦП таким чином, що на паралельний АЦП подається опорна напруга, рівень якої змінюється за допомогою схеми динамічного управління опорною напругою, що забезпечить більшу розрядність аналого-цифрового перетворення та, як наслідок, більш високу точність аналогоцифрового перетворення без значного збільшення апаратурних затрат на його реалізацію. Поставлена задача досягається тим, що в АЦП, який містить перший паралельний АЦП, на вхід якого подається вхідний аналоговий сигнал, а цифровий вихід з'єднаний з цифровим входом цифро-аналогового перетворювача (ЦАП) і другим цифровим входом цифрового суматора, перший вхід якого з'єднаний з цифровим виходом другого паралельного АЦП, аналоговий вхід якого з'єднаний з виходом аналогового підсилювачавіднімача, який має два входи: на перший вхід надходить вхідний аналоговий сигнал, а другий вхід з'єднаний з аналоговим виходом ЦАП, згідно з винаходом, функції першого паралельного АЦП виконує другий паралельний АЦП, як цифровий суматор використовують попередній регістр (ПР) і вихідний регістр (ВР), причому вихід ПР з'єднаний з входом ВР та з цифровим входом ЦАП, цифровий вихід ВР є інформаційним виходом усього перетворювача, також АЦП споряджений ще одним ЦАП, аналоговий вихід якого з'єднаний з входом опорної напруги паралельного АЦП, та електронним блоком управління, що управляє цифровими входами цього ЦАП, які утворюють схему динамічного управління опорною напругою, що заміняє джерело опорної напруги другого паралельного АЦП, коефіцієнт передачі аналогового підсилювача-віднімача дорівнює одиниці, тому його використовують як аналоговий віднімач. Введення цих змін в структуру прототипу змінить роботу перетворювача наступним чином. Основою заявленого АЦП є кодоімпульсний АЦП паралельної дії, який має розрядність n, а заявлений АЦП має розрядність f, причому f>n і f кратно n. Суть заявленого методу аналого-цифрового перетворення лежить в послідовному перетворенні аналогового сигналу в цифровий f-розрядний сигнал за k тактів, причому f k= , n де: k - число тактів аналого-цифрового перетворення; f - розрядність аналого-цифрового перетворювача; n - розрядність мало розрядного аналого-цифрового перетворювача паралельної дії; Відомо, що кодоімпульсний АЦП паралельної дії виконує перетворення шляхом порівняння вхідної аналогової величини Uвх с 2n-1 еталонами, які утворюються якщо подати опорну напругу визначеної величини на резистивний атенюатор, номінали резисторів якого підібрані таким чином, щоб максимальна похибка квантування дорівнювала ступені квантування UL. Натуральний двійковий код має наступну властивість - вага старшого розряду більше половини ваги усього коду. У випадку, коли паралельний - АЦП має три вихідних розряди та опорну напругу, яка дорівнює Uoп, перший розряд (зліва) має вагу 1/2Uоп, другий розряд - 1/4Uоп, третій розряд - 1/8Uоп. В заявленому АЦП опорна напруга Uoп, яка подається на паралельний АЦП, змінюється в процесі перетворення. На першому такті подається максимальна опорна напруга Uoп max, відносно якої нормується вхідний аналоговий сигнал; на другому та наступних тактах, включаючи останній, опорна напруга Uoп і (і - номер чергового такту перетворення) дорівнює ступені квантування попереднього такту UL і-1, таким чином збільшується розрядність АЦП та, відповідно, точність перетворення до рівня, який обмежується тільки характеристиками першого ЦАП, з аналогового виходу якого знімаються вказані вище рівні опорної напруги. На цифрові входи першого ЦАП подаються цифрові сигнали з виходів блока управління, число яких визначається структурою використаного першого ЦАП (розрядність цього ЦАП повинна дорівнювати розрядності результату аналогоцифрового перетворення). Таким чином відбувається перетворення аналогового сигналу в цифровий за допомогою паралельного n-розрядного перетворення спочатку у старші, а потім, послідовно, у молодші розряди коду за k тактів, таким чином досягається можливість збільшення розрядності (та відповідно точності) перетворення, за малих апаратурних витрат без використовування аналогового підсилювача у складі аналогового віднімача. Необхідно також відзначити, що в структурі АЦП є попередній регістр (ПР), який необхідний для перетворення послідовно надходячих n-розрядних пакетів двійкового коду у паралельний код, який потім направляється у вихідний регістр (ВР). ПР управляється дешифратором (входить до складу блоку управління), число m входів якого дорівнює m ³ log2 k, (1) де: m - кількість інформаційних входів дешифратора блоку управління. Очевидно, що за описаного вище процесу перетворення порушується умова Uв х £ U оп (2) що неприпустимо. Тому на кожному такті аналого-цифрового перетворення цифровий код з виходів ПР перетворюється другим ЦАП в аналогову величину, яка подається на один з входів аналогового віднімача, на другий вхід якого поступає вхідна аналогова напруга Uвх. Таким чином на кожному такті перетворення віднімається вага старших розрядів і виконується умова (2). Суть винаходу пояснюється ілюстративним матеріалом, де на фіг. 1 зображена загальна схема АЦП, на фіг. 2 - структурна схема блоку управління, на фіг. 3 - векторна діаграма роботи блоку управління, на фіг. 4 - структурна схема ПР. Аналого-цифровий перетворювач (АЦП) містить блок управління 1, перший цифро-аналоговий перетворювач (ЦАП) 2, аналоговий віднімач 3, паралельний АЦП 4, попередній регістр (ПР) 5, вихідний регістр (ВР) 6, другий ЦАП 7. Блок управління 1, у випадку дванадцяти розрядного перетворення (f=12), маючи трирозрядний паралельний АЦП 4 (n=3), складається з генератора 8, дільника частоти 9, зсувного регістра 10, схеми затримки 11, одновібратора 12, п'яти логічних елементів "ІЛІ" 13-17, лічильника 18, логічного елемента "І" 19, дешифратора 20. Попередній регістр 5, у випадку дванадцятирозрядного перетворення (f=12), маючи трирозрядний паралельний АЦП 4 (n=3), складається з двадцяти чотирьох логічних елементів "І" 21-44, дванадцяти логічних елементів "НІ" 45-56, дванадцяти JK-тригерів 58-68, кожен з яких має три входи: перший вхід є входом J, другий вхід - це синхровхід тригера, третій вхід - це вхід К. АЦП працює наступним чином. Вхідний аналоговий сигнал поступає на перший вхід аналогового віднімача 3, на другий вхід якого надходить аналоговий сигнал з виходу другого ЦАП 7, на цифрові входи якого надходить код з виходів ПР 5, який має два цифрових входи: на перший вхід, що має розрядність п, надходить код з інформаційного вихода паралельного АЦП 4; на другий вхід, який має розрядність k, надходить код з цифрового виходу управління (В У) блоку управління 1. На аналоговий інформаційний вхід паралельного АЦП 4 надходить сигнал з виходу аналогового віднімача 3. На вхід опорної напруги АЦП 4 поступає сигнал з аналогового виходу першого ЦАП 2. Цифрові входи першого ЦАП 2 отримують сигнал з цифрових виходів дешифратора 20 (ВД), який входить до складу блока управління 1, причому перші п входів першого ЦАП 2 з'єднані з нульовою шиною. З цифрових виходів ПР 5, що мають розрядність рівну вихідній розрядності АЦП (у цьому випадку 12), сигнал надходить на цифрові входи ВР 6, виходи якого є інформаційними виходами АЦП. Сигналами з першого, другого, третього, четвертого та п'ятого цифрових виходів блоку управління 1 (ВБУ) керуються відповідно перший ЦАП 2, паралельний АЦП 4, другий ЦАП 7 і ВР 6, причому п'ятий вихід ВБУ є, одночасно, виходом сигналу закінчення перетворення однієї вибірки вхідного аналогового сигналу. Перетворення починається за встановлення на вході Запуск блока управління 1 логічної одиниці. Векторна діаграма, що пояснює принцип роботи блоку управління 1, представлена на фіг.3. Блок управління 1 працює наступним чином. На вході Запуск встановлено рівень логічної одиниці. На вході генератора 8 встановлюється логічна одиниця, що приводить до запуску генерації тактових імпульсів з виходу генератора 8. Одночасно позитивна напруга, що відповідає рівню логічної одиниці, подається на вхід одновібратора 12, з виходу якого на вхід логічного елементу "ІЛІ" 13 подається імпульс, тривалість якого дорівнює тривалості тактового імпульсу генератора 8; той же імпульс (через логічний елемент "ІЛІ" 14) поступає на лічильниковий вхід С лічильника 18. Описаний вище процес, а також одновібратор 13 і логічні елементи "ІЛІ" 13, 14, необхідні для початкового запуску перетворювача. Потім логічна одиниця, що поступила на інформаційний вхід зсувного регістра 10, якщо тактовий імпульс прийшов на синхровхід зсувного регістра 10, зсовується вправо, тобто послідовно активуються виходи 0,1,2,3 зсувного регістру 10. Дільник частоти 9 необхідний як дільник загального числа тактових імпульсів на 4 для того, щоб на інформаційному вході зсувного регістру 10 кожні чотири такти з'являлась логічна одиниця. Перші три виходи зсувного регістру 10 використовуються для керування структурними елементами перетворювача, як це показано на фіг.1, причому вихід 2 зсувного регістру 10 з'єднаний з входом схеми затримки 11, з виходу якої здійснюється керування запуском другого ЦАП 7. Імпульси з четвертого виходу зсувного регістру 10 підраховує лічильник 18, перші два входи якого (необхідно виконувати умову (1)) підключені до входів дешифратора 20, перші чотири входи якого керують ПР 5 та дванадцяти розрядним першим ЦАП 2 через логічні елементи "ІЛІ" 15-17: на першому такті активуються всі цифрові входи крім тріади старших розрядів, на другому - дві молодші тріади, на третьому - тріада молодших розрядів, на четвертому - останній молодший розряд. Час затримки L3 схеми затримки 11 дорівнює часу затримки схеми ПР 5. Виходи лічильника 18 підключені також до елементу "І" 19, логічна одиниця на виході якого сигналізує про закінчення перетворення однієї вибірки вхідного аналогового сигналу, а також перемикає ВР 6 в режим запису результату перетворення. Період тактових імпульсів LT не може бути меншим за термін встановлення напруги на аналоговому виході ЦАП, що використовується. Принцип роботи ПР 5 повністю пояснюється структурною схемою на фіг.4. Логічні елементи "І" 21-32 використовують для послідовного підключення виходів три розрядного паралельного АЦП 4 до відповідних JKтригерів, логічні елементи "І" 33-44 використовують для послідовного підключення керуючого входу ПР 5 до відповідних синхровходів JK-тригерів, логічні елементи "HI" 45-56 необхідні для здійснення коректного запису інформації у тригери. ВР 6 використовується як буферна пам'ять і має стандартну структуру.