Пристрій для моделювання імовірносного графа

Пристрій для моделювання імовірнісного графа, який містить перший та другий генератори випадкових сигналів, лічильник, індикатор, першу та другу схеми І, що відрізняється тим, що в нього додатково введені перший, другий та третій постійні запам'ятовуючі пристрої (ПЗП), перша, друга та третя схеми порівняння, перший і другий елементи АБО, перший і другий регістри, формувач, перший та другий накопичуючі суматори, перший та другий блоки ділення, реверсивний лічильник, перший та другий блоки задання константи, причому вихід першого ПЗП підключений до першого входу першої схеми порівняння, другий вхід якої з'єднаний з виходом першого генератора випадкових сигналів, а перший вихід з'єднаний з першими входами першого елемента АБО і першої схеми І, другий вхід якої підключено до виходу другого ПЗП, другий вихід першої схеми порівняння підключено відповідно до других входів першого елемента АБО і другої схеми І, перший вхід якої з'єднаний з виходом третього ПЗП, адресний вхід якого з'єднаний з відповідними адресними входами першого та другого ПЗП, із входом формувача і пі A (54) ПРИСТРІЙ ДЛЯ МОДЕЛЮВАННЯ ІМОВІРНОСНОГО ГРАФА 34114 теристики процесу автоматичного відновлення відмовостійких систем після виникнення відмов, а також те, що при створенні моделі навіть нескладних імовірнісних графів необхідно мати велику кількість комірок і, отже, велику кількість генераторів випадкових сигналів та інших елементів. В основу винаходу поставлена задача вдосконалення пристрою для моделювання часових характеристик процесу автоматичного відновлення за допомогою імовірнісного графа, в якому за рахунок багаторазового проходження різних маршрутів графа підвищується точність визначення характеристик при одночасному спрощенні пристрою і розширенні його функціональних можливостей. Поставлена задача вирішується тим, що до пристрою, який містить перший та другий генератори випадкових сигналів, лічильник, індикатор, першу та другу схеми І, відповідно до винаходу, додатково введені перший, другий та третій постійні запам'ятовуючі пристрої (ПЗП), перша, друга та третя схеми порівняння, перший і другий елементи АБО, перший і другий регістри, формувач, перший та другий накопичуючі суматори, перший та другий блоки ділення, реверсивний лічильник, перший та другий блоки задання константи, причому вихід першого ПЗП підключений до першого входу першої схеми порівняння, другий вхід якої з'єднаний з виходом першого генератора випадкових сигналів, а перший вихід з'єднаний з першими входами першого елемента АБО і першої схеми І, другий вхід якої підключено до виходу другого ПЗП, другий вихід першої схеми порівняння підключено відповідно до других входів першого елемента АБО і другої схеми І, перший вхід якої з'єднаний з виходом третього ПЗП, адресний вхід якого з'єднаний з відповідними адресними входами першого та другого ПЗП, із входом формувача і підключений до відходу першого регістра, інформаційний вхід якого з'єднаний з першим входом другої схеми порівняння і з виходом другого елемента АБО, перший і другий входи якого підключені до виходів відповідно першої та другої схеми І, вхід скидання першого регістра з'єднаний із входами скидання лічильника, першого накопичуючого суматора, із входом підсумовування реверсивного лічильника і підключений до виходу другої схеми порівняння, другий вхід якої підключено до виходу першого блока задання константи, вихід першого елемента АБО з'єднаний із входом другого і оператора випадкових сигналів, вихід якого підключений до інформаційного входу першого накопичуючого суматора, вихід якого з'єднаний з інформаційним входом другого регістра і з першим входом третьої схеми порівняння, другий вхід якої підключено до виходу другого блока задання константи, перший вихід з'єднаний із входом керування другого регістра, а другий вихід підключено до входу віднімання реверсивного лічильника і входу скидання другого регістра, вихід якого з'єднаний із входом другого накопичуючого суматора, вихід якого підключено до першого входу першого блока ділення, другий вхід якого з'єднаний з першим входом другого блока ділення і підключений до виходу реверсивного лічильника, а вихід з'єднаний з першим входом індикатора, другий вхід якого з'єднаний з виходом другого блока ділення, другий вхід якого підключений до виходу лічильника. На фіг. 1 показано блок-схему пристрою, а на фіг. 2 - приклад імовірнісного графа. Вихід першого регістра 1 з'єднаний з адресними входами відповідно першого 2, другого 3, третього 4 ПЗП і з входом формувача 5. Вихід першого ПЗП 2 з'єднаний з першим входом першої схеми порівняння 6, другий вхід якої підключено до виходу першого генератора випадкових сигналів 7, вхід якого підключений до виходу формувача 5. Перший і другий виходи першої схеми порівняння 6 підключені відповідно до першого і другого входів першої 8 і другої 9 схем І. Другий вхід першої схеми 18 підключений до виходу другого ПЗП 3, а перший вхід другої схеми 19 підключений до виходу третього ПЗП 4. Виходи першої 8 і другої 9 схем І підключені відповідно до першого і другого входів другого елемента АБО 10, вихід якого підключений до першого входу другої схеми порівняння 11 і інформаційного входу першого регістра 1, вхід скидання якого з'єднаний із входом лічильника 12, із входом підсумовування реверсивного лічильника 13, входом скидання першого накопичуючого суматора 14 і підключений до виходу другої схеми порівняння 11, другий вхід якої підключено до виходу першого блока задання константи 15. Вхід керування першого регістра 1 є входом пристрою. Перший і другий виходи першої схеми порівняння 6 підключені відповідно до першого і другого входів першого елемента АБО 16, вихід якого підключено до входу другого генератора випадкових сигналів 17, вихід якого підключено до інформаційного входу першого накопичуючого суматора 14. Вихід суматора 14 з'єднано з інформаційним входом другого регістра 18 із першим входом третьої схеми порівняння 19, другий вхід якої підключено до виходу другого блока задання константи 20, а вихід підключений до входу віднімання реверсивного лічильника 13 і входу скидання другого регістра 18. Вихід другого регістра 18 підключено до входу другого накопичуючого суматора 21, вихід якого підключено до першого входу першого блока ділення 22, другий вхід якого з'єднано з першим входом другого блока ділення 23 і підключено до виходу реверсивного лічильника 13. Другий вхід другого блока ділення 23 підключено до виходу лічильника 12, а вихід підключено до другого входу індикатора 24, перший вхід якого з'єднаний з виходом першого блока ділення 22. Принцип роботи пристрою такий. При відмові будь-якого елемента відмовостійкої обчислювальної системи відбувається його відновлення. Модель процесу відновлення задається імовірнісним графом, вершини якого відповідають можливим станам відмовостійкої системи. На фіг. 2 показаний один з можливих варіантів такого графа (деякі можливі зв'язки з метою спрощення не показані). Наприклад, стан Z1 виникнення помилки, Z2 - помилка виявлена програмними засобами контролю, Z3 - помилка виявлена апаратними засобами контролю, Z5 - повторення операції, яка виконувалася, Z6 - повторення успішне, тобто мав місце збій, наслідки якого при повторенні операції задану кількість разів зникли, і обчислювальний процес продовжується (перехід до стану Z23), Z7 - повторення операції не успішне, Z8 - реконфігурація системи шляхом автоматичного підключення резервного елемента замість еле 2 34114 мента, який відмовив, Z9 - відновлення інформації, Z10 - відновлення обчислювального процесу з контрольної точки, яка передує моменту виникнення відмови і т.д. Для визначення показників надійності, таких як середній час відновлення та імовірність відновлення за заданий час, використовується моделювання. Максимально допустимий час відновлення tв дол відомий. Відомі також імовірності переходів із тих вершин графа, які мають два виходи (імітація логічного елемента). Очевидно, що єдиний вихід операційного елемента (стан з єдиним виходом) активізується з імовірністю одиниця. Довжина дуги графа визначається часом між відповідними подіями (станами) в обчислювальній системі. Цей час є випадковим і при моделюванні реалізується відповідно до заданого закону розподілу. Статистичні характеристики надійності визначаються після багаторазового проходження тих чи інших маршрутів імовірнісного графа. Кількість таких реалізацій визначає об'єм моделювання М. Якщо довжина маршруту виявиться більшою за tв дол,то така реалізація вилучається при розрахунку середнього часу відновлення і імовірності відновлення, які визначаються такими виразами Таким чином, в трьох ПЗП кодується конкретна реалізація імовірнісного графа. Для іншого графа ПЗП необхідно перепрограмувати. Пристрій працює таким чином. При надходженні сигналу запуску на вхід керування регістра 1 на його виході встановлюється код першої вершини графа Z1, (одиниця), який, надходячи на адресні входи усіх ПЗП, встановлює на їхніх виходах відповідно значення імовірності p12 (при умові, щор12