Паралельний суматор

Паралельний суматор, і-ий розряд якого включає вхідні логічні елемент І та елемент АБО, однойменні входи яких з'єднані, при цьому перші входи є входами складу і-го розряду, який відрізняється тим, що в і-ий розряд суматора введені чотири логічних елементи І з інвертором НІ на другому їхньому вході, перший і другий вихідні елементи І, елемент І-НІ та перший і другий елементи АБО, виходи яких підключені до першого і другого C2 2 (19) 1 3 87308 4 з'єднаний з виходом елемента АБО, а вихід підвиходом першого елемента І з інвертором на його ключений до першого входу елемента ЩО виклюдругому вході. чає АБО, вихід якого є виходом розряду суми, а Зміни схеми дозволяють одержати виграш у другий вхід - з'єднаний з виходом третього логічшвидкодії паралельного суматора можна одержаного елемента І, перший вхід якого підключений до ти при переході до оптимального в умовно оптивиходу елемента АБО й до виходу другого елемемальній системі числення приблизно в 2.7 рази. нта АБО, входи яких є входами прийому переносу Область застосування паралельного суматора з попередніх двох розрядів (прототип). Відомий це нагромаджуючі суматори й помножувачі, при прототип має технічні можливості, які полягають у цьому виграш у швидкодії буде зростати залежно тім, що для рішення задачі підвищення швидкодії від кількості циклів підсумовування. арифметичної операції підсумовування, а саме На кресленні зображений паралельний сумалокалізації наскрізного переносу в групі функціотор. нальних структур процесу підсумовування й вираПаралельний суматор, «і», розряд якого вклюхування, доцільно організувати тільки паралельночає вхідні логічні елемент І1 й елемент АБО 2, послідовний процес підсумовування вхідних аргуоднойменні входи яких з'єднані, при цьому перші ментів. входи є входами склада «і» розряду, при цьому в Ставиться задача удосконалення паралельно«і» розряд суматора уведені чотири логічних елего суматора, у якому зміна схеми з'єднання елементи І 3, 4, 5 й 6 з інвертором НЕ 7, 8, 9 й 10 на ментів системи дозволяє збільшити швидкодію другому їхньому вході, перший і другий вихідні пристрою в цілому. елементи І 11 й 12, елемент І-НІ 13 і перший 14 і Вирішується поставлена задача тим, що «і» другий 15 елементи АБО, виходи яких підключені розряд суматора включає вхідні логічні елемент І і до першого й другого входів елемента І-НІ 13, виелемент АБО, однойменні входи яких з'єднані, при хід якого з'єднаний із другим входом першого 11 і цьому перші входи є входами склада «і» розряду, другого 12 вихідних елементів І, виходи яких є випри цьому в «і» розряд суматора уведені чотири ходами позитивної +sі і негативної - si суми «і» логічних елементи І з інвертором НЕ на другому розряду, а перші входи відповідних вихідних елеїхньому вході, перший і другий вихідні елементи І, ментів І 11 й 12 підключені до виходу першого 14 і елемент І-НІ й перший і другий елементи АБО, другого 15 елементів АБО, перші входи яких з'єдвиходи яких підключені до першого й другого вхонані відповідно з виходом вхідного елемента І 1 і дам елемента І-НІ, вихід якого з'єднаний із другим до виходу четвертого елемента І 6, перший вхід входом перших і другого вихідного елементів І, якого з'єднаний з виходом вхідного елемента АБО виходи яких є виходами позитивної й негативної 2, а вхід інвертора НЕ 10 другого його входу є вхосуми «і» розряду, а перші входи відповідних вихіддом проміжної суми s1i-1 «і-1» розряду й підключених елементів І підключені до виходу першого й ний до першого входу третього елемента І 5, вхід другого елементів АБО, перші входи яких з'єднані інвертора НЕ 9 другого його входу підключений до відповідно з виходом вхідного елемента І і до вивиходу вхідного елемента АБО 2 й є виходом проходу четвертого елемента І, перший вхід якого міжної суми s1i «і» розряду, при цьому вихід трез'єднаний з виходом вхідного елемента АБО, а тього елемента І 5 з'єднаний із другим входом вхід інвертора НЕ другого його входу є входом першого елемента АБО 14, другий вхід другого проміжної суми «і-1» розряду й підключений до елемента АБО 15 підключений до виходу другого першого входу третього елемента І, вхід інвертора елемента І 4 з інвертором НЕ 8 на другому його НЕ другого його входу підключений до виходу вхівході, перший його вхід є входом негативного друдного елемента АБО і є виходом проміжної суми гого додатка -mі, а інвертор НЕ 8 з'єднаний з пер«і» розряду, при цьому вихід третього елемента И шим входом першого елемента И 3 з інвертором з'єднаний із другим входом першого елемента НЕ 7 на другому його вході і є входом першого АБО, другий вхід другого елемента АБО підключепозитивного, що складає +nі, вхід його інвертора ний до виходу другого елемента І з інвертором НЕ НЕ 7 є входом негативного другого доданка -mі, на другому його вході, перший його вхід є входом позитивним входом другого, що складає +mі, є негативного другого що складає, а інвертор НЕ перші входи вхідних елементів І 1 й АБО 2, другі з'єднаний з першим входом першого елемента І з входи яких з'єднані з виходом першого елемента І інвертором на другому його вході і є входом пер3 з інвертором НЕ 7 на його другому вході. шого позитивного, що складає, вхід його інвертора Робота паралельного суматора полягає в наНЕ є входом негативного другого доданка, позитиступному. Якщо сформувати графоаналітичну вним входом другого доданка є перші входи вхідструктуру процесу підсумовування у вигляді них елементів І і АБО, другі входи яких з'єднані з 5 87308 6 то на першому етапі підсумовування вхідних аргументів додатків, які представлені у двійковій системі +[ni] й у позиційно-знаковій системі ±[mi], здійснюється операція попереднього видалення можливих логічних нулів «+1-1» ®«0» у системі вхідних аргументів +[ni] й ±[mi]. Дану операцію виконують елементи НЕ 7 й І 3 у структурі позитивних аргументів +ni й + m i в «і» розряді, при цьому одночасно аргумент -mi логічного нуля «+11»®«0» віддаляється елементами НЕ 8 й І 4. При цьому формують систему +[Dni] й +[mi]/-[Dmi], у якій відсутні логічні нулі «+1-1»®«0». Після чого за допомогою логічних елементів И1 формують другу проміжну суму ±[s2i], а за допомогою логічного елемента АБО 2 формують першу проміжну суму ±[s1i], що за допомогою елементів НЕ 9 й НЕ 10 й елементів І 5 й І 6 в «і» розряді піддають логічному диференціюванню +[s1i] ®d/dn®±[s1i]'. Сам процес логічного диференціювання полягає власне кажучи у виконанні попереднього наскрізного переносу послідовності активних аргументів «1111» за винятком молодшого розряду, при цьому легко вбачається однозначна відповідність виду де f(∟) - графо-аналітична функція, що адекватно відповідає конкретній реалізації архітектурної композиції логічних аргументів f(2n); f'(∟) - похідна графоаналітичної функції f(∟). Якщо мати на увазі під функцією f(∟), наприклад, електричний сигнал U(t) i пропустити його через електронну структуру, що диференціює, f(C,R) 7 87308 8 то результуючим сигналом буде U'(t) - f'(∟). На підставі викладеного видно, що позиційнознаковий код є результатом диференціювання графо-аналітичної функції f(∟), при цьому похідна f'(∟) позбавлена неінформаційного параметра, отже, двійковий код f(2n) надлишковий у цій площині аналізу, а сам процес логічного диференцію вання є власне кажучи процесом введення наскрізного переносу. Після виконання операції логічного диференціювання +[s1i]®d/dn®±[s1i]' залишається виконати функціональне сполучення аргументів результату диференціювання ±[s1і]' і другої проміжної суми ±[s2i]. Дана операція виконується за допомогою логічних елементів АБО 14 й АБО 15. У результаті виконання операції сполучення формується структура з можливими логічними нулями «+1-1»®«0», які, для одержання кінцевої суми ±[si], необхідно видалити. Видалення логічних нулів у сполученій структурі виконують вихідні елементи І 11 й І 12, які функціонально зв'язані з елементом контролю за логічними нулями І-НІ 13. При наявності логічних нулів у сполученій структурі елемент І-НІ 13 виключає активізацію вихідних елементів І 11 й I 12. Зі сформованої послідовності елементів виходить, що для 32-х розрядного паралельного суматора f(=å) лінійна послідовність логічних елементів у кожному розряді відповідає восьми умовним логічним функціям f(&)-l. Інакше кажучи, час, через який результат процесу підсумовування f(=å)32 буде достовірним, еквівалентно часу спрацьовування восьми умовним логічним функціям f(&)-l. ts(=)32 ®8×f(&) З огляду на те, що основним параметром є швидкодія на даному етапі технологічного розвитку, то в порівнянні з паралельно-послідовним методом підсумовування f(=¦å)32, де ts(=¦)32®~22×f(&), виграш у швидкодії становить Dts>~22/8>~2.7 рази. Інакше кажучи, виграш у швидкодії паралельного суматора можна одержати при переході до оптимального в умовно оптимальній системі числення приблизно в 2.7 рази. Область застосування паралельного суматора - це нагромаджуючі суматори й помножувачі, при цьому виграш у швидкодії буде зростати залежно від кількості циклів підсумовування. Використання винаходу дозволить істотно збільшити швидкодію процесорних пристроїв у цілому. 9 Комп’ютерна верстка Л. Литвиненко 87308 Підписне 10 Тираж 28 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601