Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами

Реферат: Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок. Введено: перший і другий JK-тригери зі входами асинхронної установки у нульовий стан; тривходовий елемент складання по модулю два; перший і другий драйвери з Z-станом на виході, перший з яких має інверсний вхід дозволу виходу, а другий - прямий. UA 101050 U (12) UA 101050 U UA 101050 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. - № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами (патент на корисну модель України № 53542 від 11.10.2010), який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера, а другий - з виходом переповнювання лічильника, входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби лічильника; вихід другого елемента АБО з'єднано зі входом дозволу режиму завантаження даних лічильника; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; вихід переповнювання лічильника утворює вихід формувача; тактовий вхід Dтригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера, а другий - з виходом переповнювання лічильника, входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби лічильника; вихід другого елемента АБО з'єднано зі входом дозволу режиму завантаження даних лічильника; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; вихід переповнювання лічильника утворює вихід формувача; тактовий вхід Dтригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування, відповідно до корисної моделі, введено: перший і другий JK-тригери зі входами асинхронної установки у нульовий стан; тривходовий елемент складання по модулю два; перший і другий драйвери з Zстаном на виході, перший з яких має інверсний вхід дозволу виходу, а другий - прямий, при 1 UA 101050 U 5 10 15 20 25 30 35 40 45 50 55 цьому однойменні виходи драйверів об'єднані з відповідними входами паралельного завантаження даних лічильника, входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодової серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодової серії на виході формувача; прямий вихід першого JK-тригера з'єднано з першим входом елемента складання по модулю два і другим входом другого елемента АБО; вихід другого елемента АБО з'єднано з інверсними входами J і K першого JK-тригера; прямий вихід второго JK-тригера з'єднано з другим входом елемента складання по модулю два, третім входом першого елемента АБО і входами дозволу виходу першого і другого драйверів; третій вхід елемента складання по модулю два з'єднано з виходом переповнення лічильника; вихід елемента складання по модулю два з'єднано з інверсними входами J і K першого JK-тригера; тактової входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 наведена схема формувача. Формувач містить: реверсивний двійковий лічильник 1, який має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу синхронного паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; перший 2, другий 3 JKтригери і синхронний D-тригер 7 зі входами асинхронної установки у нульовий стан; інвертор 4; перший 10 і другий 11 елементи АБО; перший 8 і другий 9, елементи І; тривходовий елемент складання по модулю два 12; перший 13 і другий 14 драйвери з Z-станом на виході, перший з яких має інверсний вхід дозволу виходу ОЕ, а другий - прямий; ланцюжок з послідовно сполучених резистора 5 і конденсатора 6, підключеного до джерела живлення +Е. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано зі входом асинхронної установки тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R тригерів 2, 3 і лічильника. Один зі входів елемента 10 поєднаний з виходом тригера 7, другий - з виходом переповнення лічильника, входами елементів 4, 11, 12. Вихід тригера 2 з'єднано зі входами елементів 11, 12. Вихід тригера 3 з'єднано зі входами елементів 10, 11 і входами дозволу виходу драйверів. Вихід елемента АБО 11 з'єднано зі входом дозволу режиму завантаження лічильника і входами J і K тригера 3. Вихід інвертора з'єднано зі входом дозволу режиму лічби лічильника. Вихід елемента 12 з'єднано з інверсними входами J і K тригера 2. Однойменні виходи (DO) драйверів об'єднані з відповідними входами D паралельного завантаження даних лічильника. Входи даних DI драйвера 13 утворюють входи b0-b3 програмування формувача на задану тривалість першого імпульсу в кодової серії на виході формувача, входи даних драйвера 14 утворюють входи d0-d3 програмування формувача на задану тривалість другого імпульсу в кодової серії на виході формувача. Вихід переповнювання лічильника утворює вихід формувача F. Тактової входи тригерів 2, 3 і лічильника сполучені між собою, створюючи вхід С формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Входи асинхронної установки у нульовий стан тригерів 2, 3 і лічильника з'єднано з виходом елемента І 9. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску Start формування вихідних імпульсів. Другий вхід елемента 8 утворює вхід подачі імпульсів зупинки Stop формування вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живильної напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильника. 2 UA 101050 U 5 10 15 20 25 30 35 40 45 50 55 60 Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення, тригери і лічильник переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виході переповнювання Р4 лічильника, що веде до формування рівня 0 на виході елемента 4, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню до всіх останніх режимів, то до тих пор поки на вході елемента 9 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан тригерів 2, 3 і лічильника залишатиметься незмінним. Під час вступу імпульсу запуску Start на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан Q=1, формуючи рівень логічної одиниці на вході і виході елемента 10, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з виходу елемента 11, яке надходить на вхід L лічильника і на входи J і К тригера 3, готує лічильник до переходу у стан b0-b3, тригер 3 - в одиничний стан. Нульове значення сигналу з виходу елемента 12, яке надходить на входи J і K тригера 2 готує його до переходу в одиничний стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід тригерів 2, 3 в одиничний стан і паралельне завантаження лічильника значеннями сигналів, що подаються на відповідні входи D0-D3 з виходів драйвера 13, тобто лічильник переходить у стан b0-b3, що веде до формування одиничне значення на виході переповнення лічильника і на прямих виходах тригерів 2, 3 і нульового значення на виході інвертора. У результаті на виходах драйвера 14 формується значення d0-d3, лічильник переходить у режим лічби (віднімання), а тригери 2, 3 переходять у режим зберігання. Під час вступу наступного і подальших тактових імпульсів зміст лічильника буде зменшуватися, а стан тригерів 2, 3 залишатися незмінним до тих пір, поки зміст лічильника не стане рівним 0, що веде до формування нульового значення на виході переповнення лічильника і на виході елемента 12, тобто на входах J і K тригера 2, що забезпечує режим переходу його, режим зберігання лічильника і тригера 3. І тоді під час вступу наступного тактового імпульсу нульовий стан лічильника і одиничний стан тригера 3 залишаться незмінними, а тригер 2 переходить у нульовий, що забезпечує формування нульового значення на його виході і одиничного значення на виході елемента 12, тобто переходу лічильника у режим завантаження, тригера 2 у режим зберігання, тригера 3 у режим переходу. І тоді під час вступу наступного тактового імпульсу відбувається завантаження лічильника значеннями сигналів, що подаються на відповідні входи D0-D3 з виходів драйвера 14, тобто лічильник переходить у стан d0-d3, що веде до формування одиничне значення на виході переповнення лічильника. Лічильник переходить у режим лічби (віднімання), а тригери 2, 3 - у режим зберігання. Під час вступу наступного і подальших тактових імпульсів зміст лічильника буде зменшуватися, а нульовий стан тригерів 2, 3 залишатися незмінним до тих пір, поки зміст лічильника не стане рівним 0, тобто формувач повертається в вихідний стан. Надалі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході генерується періодична послідовність серій імпульсів, що містять два імпульси, тривалість першого з яких дорівнює ВТ, другого - DT (B-= b3b2b1b0, D=d3d2d1d0).Тривалість паузи між імпульсами в серії дорівнює 2Т, тривалість паузи між серіями імпульсів дорівнює Т. Зупинка процесу формування вихідної послідовності імпульсів здійснюється подачею імпульсу, відповідного рівню логічного нуля, на вхід зупинки Stop, що формує активний рівень сигналу на вході R асинхронної установки D-тригера 7, що призводить до переходу його у нульовий стан Q=0. Імпульс Stop, як правило, асинхронний відносно імпульсів зовнішнього генератора і до стану лічильника. Якщо у момент вступу тактового імпульсу JK-тригери і лічильник знаходитиметься у нульовому стані, то при переході D-тригера 7 у нульовий стан на входах елемента АБО 10 і його виході буде сформований рівень логічного 0, обумовлюючи рівень нуля на вході та виході елемента І 9, що призведе до блокування нульового стану тригерів і лічильника, а отже, до припинення процесу генерації. Якщо у момент вступу чергового тактового імпульсу JK-тригер 3 або лічильник знаходитиметься у стані, відмінному від нульового, яке характеризується рівнем логічної 3 UA 101050 U 5 10 15 20 одиниці на виході тригера або виході переповнення, з'єднаних зі входами елемента АБО 10, обумовлюючи рівень логічної одиниці на його виході, приєднаного до входу елемента 9. Оскільки на другому вході цього елемента також рівень логічної одиниці, визначений напругою на конденсаторі 6, який зарядився при включенні джерела живлення, то на виході елемента І 9, а отже, на входах R лічильника і тригерів 2, 3 буде рівень логічної одиниці. Звідси витікає, що після вступу імпульсу Stop припинення генерації не станеться, обумовлюючи тим самим запобігання спотворенню імпульсів в серії. І тільки зі вступом подальших імпульсів, коли відбуватиметься перехід тригерів 2, 3 і лічильника у нульовий стан, на виході елемента АБО 10 буде сформований рівень логічного 0, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану лічильника і тригерів, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. На фіг. 2 наведений граф переходів формувача, що складається з трьох кілець (верхнє кільце - граф переходів тригера 3, друге кільце - граф переходів тригери 2, нижнє кільце - граф переходів лічильника) із загальною вершиною, відповідною нульовому стану тригерів і лічильника, а на фіг. 3 - епюри, що ілюструють роботу для варіанта налагодження b3b2b1b0=0100, d3d2d1d0=0101, що забезпечує тривалість першого імпульсу в серії, рівною 4Т, тривалість другого імпульсу дорівнює 5Т, тривалість паузи між імпульсами в серії дорівнює 2Т, тривалість паузи між серіями імпульсів дорівнює Т. На відміну від відомого пристрою формування періодичної послідовності двоімпульсних кодових серій з програмованою тривалістю першого і другого імпульсів в серії розширює функціональної можливості формувача. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 25 30 35 40 45 50 55 Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера, а другий - з виходом переповнювання лічильника, входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби лічильника; вихід другого елемента АБО з'єднано зі входом дозволу режиму завантаження даних лічильника; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; вихід переповнювання лічильника утворює вихід формувача; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування, який відрізняється тим, що введено: перший і другий JK-тригери зі входами асинхронної установки у нульовий стан; тривходовий елемент складання по модулю два; перший і другий драйвери з Z-станом на виході, перший з яких має інверсний вхід дозволу виходу, а другий - прямий, при цьому однойменні виходи драйверів об'єднані з відповідними входами паралельного завантаження даних лічильника, входи даних першого драйвеpa утворюють входи програмування формувача на задану тривалість першого імпульсу в кодової серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодової серії на виході формувача; прямий вихід першого JK-тригера з'єднано з першим входом елемента складання по модулю два і другим входом другого елемента АБО; вихід другого елемента АБО з'єднано з інверсними входами J і K першого JK-тригера; прямий вихід второго JK-тригера з'єднано з другим входом елемента складання по модулю два, третім входом першого елемента АБО і входами дозволу виходу першого і другого драйверів; третій вхід елемента складання по модулю два з'єднано з виходом переповнення лічильника; вихід елемента складання по модулю два з'єднано з інверсними входами J і K першого JK-тригера; тактові входи JK-тригерів з'єднано зі входом 4 UA 101050 U формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. 5 UA 101050 U Комп’ютерна верстка І. Мироненко Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП "Український інститут інтелектуальної власності", вул. Глазунова, 1, м. Київ – 42, 01601 6