Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами

Реферат: Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами містить два реверсивні двійкові лічильники зі входами синхронного паралельного завантаження і входами асинхронної установки у нульовий стан, два JK- тригери і два синхронних D- тригери зі входами асинхронної установки у нульовий стан, два елементи АБО, три елементи І-НІ, два елементи І, інвертор, шість драйверів з високоімпедансним виходом, ланцюжок, що складається з послідовно з′єднаного резистора і конденсатора. UA 102330 U (12) UA 102330 U UA 102330 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування періодичної послідовності трьох імпульсних кодових серій з програмованими часовими параметрами. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Патенти на корисну модель України №№ 92197, 92200, 92500, 93717, 93720. Недолік відомих пристроїв - обмежена кількість часових параметрів імпульсної послідовності, які програмуються. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач періодичної послідовності трьох імпульсних кодових серій з програмованими часовими параметрами, (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний Dтригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двох входового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлена задача удосконалення формувача періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами, (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другими входами першого і другого елементів АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого 1 UA 102330 U 5 10 15 20 25 30 35 40 45 50 55 60 лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході, відповідно до корисної моделі введено: третій лічильник, виконаний на двох JK-тригерах, перший з яких має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, другий JK-тригер має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому, інверсний вихід першого JK-тригера з'єднано з прямим входом К другого JK-тригера; інверсний вихід другого JK-тригера з'єднано з прямим входом J першого JK-тригера; другий D-тригер, вихід якого з'єднано з третім входом першого елемента АБ, вхід D якого з'єднано з прямим виходом другого JK-тригера; перший, другий, третій, четвертий, п'ятий і шостий драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід дозволу виходу; однойменні виходи першого, другого і третього драйверів об'єднані з відповідними входами паралельного завантаження даних першого лічильника, при цьому входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодовій серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодовій серії на виході формувача, входи даних третього драйвера утворюють входи програмування формувача на задану тривалість третього імпульсу в кодовій серії на виході формувача; однойменні виходи четвертого, п'ятого і шостого драйверів об'єднані з відповідними входами паралельного завантаження даних другого лічильника, при цьому входи четвертого драйвера утворюють входи програмування формувача на задану тривалість першої паузи в кодовій серії на виході формувача, входи даних п'ятого драйвера утворюють входи програмування формувача на задану тривалість другої паузи в кодовій серії на виході формувача, входи даних шостого драйвера утворюють входи програмування формувача на задану тривалість паузу між серіями імпульсів; перший, другий і третій двовходові елементи І-НІ, при цьому входи першого елемента І-НІ з'єднано з інверсними виходами першого і другого JK-тригерів і другого D-тригера, входи другого елемента І-НІ з'єднано з прямими виходами першого і другого JK-тригерів, входи третього елемента І-НІ з'єднано з інверсним виходом першого JK-тригера і прямими виходом другого JK-тригера; вихід першого елемента І-НІ з'єднано з інверсними входами дозволу виходу першого і четвертого драйверів; вихід другого елемента І-НІ з'єднано з інверсними входами дозволу виходу другого і п'ятого драйверів; вихід третього елемента І-НІ з'єднано з інверсними входами дозволу виходу третього і шостого драйверів; інверсної входи JK-тригерів з'єднано з виходом другого елемент АБО; тактової входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: перший (1) і другий (2) реверсивні двійкові лічильники, кожен з яких має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; перший (11) і другий (12) JK-тригери; перший (7) і другий (22) синхронні Dтригери зі входами асинхронної установки у нульовий стан; інвертор (3); перший (4) і другий (10) елементи АБО; перший (8) і другий (9) елементи І; ланцюжок з послідовно сполучених резистора (5) і конденсатора (6), підключеного до джерела живлення +Е;); перший 19), другий (20) і третій (21) елементи І-НІ; перший (13), другий (14), третій (15), четвертий (16), п'ятий (17) і шостий (18) драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід ОЕ дозволу виходу. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом D-тригера 7, з одним входом елементів 8, 9. Другий вхід елемента 8 утворює вхід зупинки (Stop) формування вихідних імпульсів. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R асинхронної установки у нульовий стан JK-тригерів і лічильників і D-тригера 22. Один зі входів 2 UA 102330 U 5 10 15 20 25 30 35 40 45 50 55 елемента 10 поєднаний з виходом D-тригера 7, другий - з виходом переповнення другого лічильника, третій з виходом D-тригера 22. Третій лічильник містить тригер 11, який має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, тригер 12 має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому інверсний вихід тригера 11 з'єднано з прямим входом K тригера 12, інверсний вихід тригера 12 з'єднано з прямим входом J тригера 11. Лічильник має три стани у режимі лічби з послідовністю переходів 00-11-10-00. Вихід переповнювання лічильника 1, який утворює вихід F формувача, з'єднано зі входом дозволу режиму лічби лічильника 2, першим входом елемента 4, третім входом елемента 10 і входом інвертора 3, вихід якого з'єднано зі входом дозволу режиму лічби лічильника 1. Вихід переповнення лічильника 2 з'єднано з його входом дозволу режиму завантаження і другим входом елемента 4. Вихід елемента 4 з'єднано зі входом дозволу режиму завантаження лічильника 1 і інверсними входами J і K тригерів 11, 12. Входи елемента І-НІ 19 з'єднано з інверсними виходами ( Q1 , Q 2 ) тригерів 11, 12, входи елемента І-НІ 20 з'єднано з прямими виходами (Q1,Q2) тригерів 11, 12, входи елемента І-НІ 21 з'єднано з інверсним виходом (Q1 ) тригера 11 і прямими виходом (Q2) тригера 12. Вихід елемента І-НІ 19 (Е1:) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 13, 16. Вихід елемента І-НІ 20 (Е2) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 14, 17. Вихід елемента І-НІ 21 (Е3) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 15, 18. Однойменні виходи DO0-DO3 драйверів 13-15 об'єднані з відповідними входами D0-D3 паралельного завантаження даних лічильника 1, при цьому входи даних DI0-DI3 драйвера 13 утворюють входи b10-b13 програмування формувача на задану тривалість першого імпульсу (tи1) в кодовій серії на виході формувача, входи даних DI0-DI3 драйвера 14 утворюють входи b20-b23 програмування формувача на задану тривалість другого імпульсу (tи2) в кодовій серії на виході формувача, входи даних DI0-DI3 драйвера 15 утворюють входи b30-b33 програмування формувача на задану тривалість третього імпульсу (tи3) в кодовій серії на виході формувача; однойменні виходи DO0-DO3 драйверів 16-18 об'єднані з відповідними входами паралельного завантаження даних D0-D3 лічильника 2, при цьому входи DI0-DI3 драйвера 16 утворюють входи d10-d13 програмування формувача на задану тривалість першої паузи (tп1) в кодовій серії на виході формувача, входи даних DI0-DI3 драйвера 17 утворюють входи d20-d23 програмування формувача на задану тривалість другої паузи (tп2) в кодовій серії на виході формувача, входи даних Dl0-Dl3 драйвера 18 утворюють входи d30-d33 програмування формувача на задану тривалість паузи (tп3) між серіями імпульсів. Тактової входи JK-тригерів і лічильників сполучені між собою, створюючи вхід С формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильників. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення тригери і лічильники переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виходах переповнювання Р4 лічильників, що веде до формування рівня 0 на виході елемента 10, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченні перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет відносно до всіх останніх режимів, то доти, поки на вході елемента 9 (а отже і на його виході) 3 UA 102330 U 5 10 15 20 25 30 35 40 45 50 55 60 зберігатиметься рівень логічного нуля, нульовий стан тригерів і лічильників залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан (Q=1), формуючи рівень логічної одиниці на вході і виході елемента 10, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Одиничне значення сигналів з інверсних виходів тригерів 11, 12 формує нульове значення сигналу Е1 на виході елемента І-НІ 19, тобто на входах ОЕ дозволу виходу драйверів 13, 16, що забезпечує формування значення В1=b13b12b11b10 на входах D3D2D1D0 лічильника 1 і значення D1=d13d12d11d10 на входах D3D2D1D0 лічильника 2. Нульове значення сигналів з виходу переповнювання лічильників 1, 2 надходить на входи елемента АБО 4 і далі на вхід дозволу паралельного завантаження L лічильника 1 і на входи J і К тригерів 11, 12, готує лічильник 1 до прийому інформації з виходів DO0-DO3 драйвера 13 (В1=b13b12b11b10), тригерів 11, 12 - до переходу в одиничний стан. Нульове значення сигналу з виходу переповнювання лічильника 2, яке надходить на його вхід дозволу паралельного завантаження L, готує його до прийому інформації зі входів D1=d13d12d11d10. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D3D2D1D0, тобто лічильник 2 переходить у стан D1=d13d12d11d10, лічильник 1 переходить у стан В1=b13b12b11b10, формуючи одиничне значення на їх виходах переповнення, тобто на вході L і нульове значення на вході Р0 лічильника 1 і одиничне значення на входах L, Р0 лічильника 2 і на інверсних входах J і К тригерів 11, 12, що веде до переходу лічильника 1 у режим лічби, лічильника 2 і тригерів 11, 12 у режим збереження і перехід J і К тригерів 11, 12 в одиничний стан (Q2=1,Q1=1), формуючи нульове значення сигналу Е2 на виході елемента I-НІ 20, тобто на входах ОЕ дозволу виходу драйверів 14, 17, що забезпечує формування значення В2=b23b22b21b20 на входах D3D2D1D0 лічильника 1 і значення D2=d23d22d21d20 на входах D3D2D1D0 лічильника 2. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан b13b12b11b10-1/ Другий D-тригер переходить в одиничний стан, стан лічильника 2 і тригерів 11,12 залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, доти, поки зміст лічильника 1 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення і рівень логічної одиниці на виході інвертора 3 (на вході Р0 лічильника 1), рівень логічного 0 на вході Р0 лічильника 2 і вході L лічильника 3, у результаті чого лічильник 1 переходіть у режим завантаження, лічильник 2, 3- у режим лічби. Під час вступу наступного тактового імпульсу лічильник 2 переходить у стан d3d2d1d0-1, лічильник 1 переходить у стан d3d2d1d0, лічильник 3 переходить в стан Q2=1,Q1=1, тригер 7 переходить у нульовий стан. У результаті цих змін лічильник 1 переходить у режим лічби, лічильники 2, 3 у режим зберігання. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан d3d2d1d0-1, стан лічильників 2, 3 залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, доти, поки зміст лічильника 1 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення і рівень логічної одиниці на виході інвертора 3 (на вході Р0 лічильника 1), рівень логічного 0 на вході Р0 лічильника 2 і вході L лічильника 3, у результаті чого лічильник 1 переходить у режим завантаження, а лічильники 2, 3 - у режим лічби. І тоді під час вступу чергового тактового імпульсу відбувається паралельне завантаження лічильника 1 значенням d3d2d1d0-1, перехід лічильника 2 у стан d3d2d1d0-2, лічильника 3 у стан Q2=1,Q1=0. Знову як і раніше у результаті цих змін лічильник 1 переходить у режим лічби, лічильники 2, 3 у режим зберігання. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан d3d2d1d0-2, стан лічильників 2, 3 залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, доти, поки зміст лічильника 1 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення і рівень логічної одиниці на виході інвертора 3 (на вході Р0 лічильника 1), рівень логічного 0 на вході Р0 лічильника 2 і вході L лічильника 3, у результаті чого лічильник 1 переходить у режим завантаження, а лічильники 2, 3 - у режим лічби. І тоді під час вступу чергового тактового імпульсу відбувається паралельне завантаження лічильника 1 значенням d3d2d1d0-2, перехід лічильника 2 у стан d3d2d1d0-3, лічильника 3 у стан Q2=0,Q1=0. Під час вступу подальших тактових імпульсів процеси аналогічні, але тільки до тих пор, поки зміст лічильника 1 не стане рівним 0, що веде до формуванню рівня логічного нуля на 4 UA 102330 U 5 10 15 виході елемента АБО 10, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану тригерів і лічильників, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході переповнення лічильника 1 генерується одиночна серія імпульсів, що містять три імпульси, тривалість яких залишить від значення D: тривалість першого імпульсу tи1=DT, тривалість другого імпульсу tи2=(D-1)Т, тривалість третього імпульсу tи3=(D-2)Т. Тривалість паузи між імпульсами дорівнює Т. На фіг. 2 приведений граф переходів формувача, що складається з чотирьох кілець (верхнє кільце - граф переходів другого D-тригера, друге кільце - граф переходів лічильника 3, третє кільце - граф переходів лічильника 2, нижнє кільце - граф переходів лічильника 1) із загальною вершиною, відповідною нульовому стану лічильників, а на фіг. 3 - епюри, що ілюструють роботу для варіанта налагодження D=5 визначаючого тривалість імпульсів на виході формувача: тривалість першого імпульсу tи1=5Т, тривалість другого імпульсу tи2=4Т, тривалість третього імпульсу tи3=3Т. Тривалість паузи між імпульсами дорівнює Т. На відміну від відомого пристрою формування симетричної одиночної трьохімпульсної кодової серії з програмованими часовими параметрами розширює функціональної можливості формувача. 20 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 25 30 35 40 45 50 55 60 Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході, який відрізняється тим, що введено: циклічний пристрій (третій лічильник), виконаний на двох JK-тригерах, перший з яких має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, другий JKтригер має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому інверсний вихід першого JK-тригера з'єднано з прямим входом Κ другого Ж-тригера; інверсний вихід другого JKтригера з'єднано з прямим входом J першого JK-тригера; перший, другий, третій, четвертий, п'ятий і шостий драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід дозволу виходу; однойменні виходи першого, другого і третього драйверів, об'єднані з відповідними входами паралельного завантаження даних першого лічильника, при цьому входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодовій серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в 5 UA 102330 U 5 10 15 20 кодовій серії на виході формувача, входи даних третього драйвера утворюють входи програмування формувача на задану тривалість третього імпульсу в кодовій серії на виході формувача; однойменні виходи четвертого, п'ятого і шостого драйверів об'єднані з відповідними входами паралельного завантаження даних другого лічильника, при цьому входи четвертого драйвера утворюють входи програмування формувача на задану тривалість першої паузи в кодовій серії на виході формувача, входи даних п'ятого драйвера утворюють входи програмування формувача на задану тривалість другої паузи в кодовій серії на виході формувача, входи даних шостого драйвера утворюють входи програмування формувача на задану тривалість паузи між серіями імпульсів; перший, другий і третій двовходові елементи ІНІ, при цьому входи першого елемента І-НІ з'єднано з інверсними виходами першого і другого JK-тригерів, входи другого елемента І-НІ з'єднано з прямими виходами першого і другого JKтригерів, входи третього елемента І-НІ з'єднано з інверсним виходом першого JK-тригера і прямим виходом другого JK-тригера; вихід першого елемента І-НІ з'єднано з інверсними входами дозволу виходу першого і четвертого драйверів; вихід другого елемента І-НІ з'єднано з інверсними входами дозволу виходу другого і п'ятого драйверів; вихід третього елемента І-НІ з'єднано з інверсними входами дозволу виходу третього і шостого драйверів; інверсні входи JKтригерів з'єднано з виходом другого елемента АБО; прямий вихід другого JK-тригера з'єднано з третім входом першого елемента АБО; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. 6 UA 102330 U Комп’ютерна верстка О. Гергіль Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 7