Цифровий пристрій керування
Номер патенту: 54707
Опубліковано: 15.06.2004
Автори: Чигирин Олег Трохимович, Остапов Анатолій Олександрович, Чигирин Юрій Трохимович, Маранов Олександр Вікторович
Формула / Реферат
Цифровий пристрій керування, що складається з багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елементи затримки, і генератора, вихід якого з'єднано з першими входами першого багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора, вихід якого з'єднано з виходом цифрового пристрою керування, вхід схеми керування через перший елемент затримки, перший формувач і другий елемент затримки з'єднано з першим виходом схеми керування, другий вихід якої з'єднано з входом другого елемента затримки та виходом першого формувача, який відрізняється тим, що запроваджено два багаторозрядні цифрові лічильні канали, шість груп схем І, три схеми контролю, групу схем АБО, вихід першого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами першої групи схем І і першої схеми контролю, перший, другий і третій виходи якої відповідно з'єднані з нульовими входами розрядів першого багаторозрядного цифрового лічильного каналу, першим входом другої групи схем І, другим входом першої групи схем І, вихід якої з'єднано з першим входом групи схем АБО, вихід якої з'єднано з другими входами другої, четвертої і шостої груп схем І і другим входом дешифратора, вихід другого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами третьої групи схем І і другої схеми контролю, перший, другий і третій виходи якої відповідно з'єднані з нульовими входами розрядів другого багаторозрядного цифрового лічильного каналу, першим входом четвертої групи схем І, другим входом третьої групи схем І, вихід якої з'єднано з другим входом схеми АБО, вихід третього багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами п'ятої групи схем І і третьої схеми контролю, перший, другий і третій виходи якої відповідно з'єднані з нульовими входами розрядів третього багаторозрядного цифрового лічильного каналу, першим входом шостої групи схем І, другим входом п'ятої групи схем І, вихід якої з'єднано з третім входом схеми АБО, вихід другої групи схем І з'єднано з одиничними входами розрядів першого багаторозрядного цифрового лічильного каналу, вихід четвертої групи схем І з'єднано з одиничними входами розрядів другого багаторозрядного цифрового лічильного каналу, вихід шостої групи схем І з'єднано з одиничними входами розрядів третього багаторозрядного цифрового лічильного каналу, другий вхід першої схеми контролю з'єднано з другими входами другої і третьої схем контролю і першим виходом схеми керування, другий вихід якої з'єднано з третім входом першої схеми контролю, третім входом другої схеми контролю і третім входом третьої схеми контролю, кожна схема контролю складається з двох схем парності, двох елементів затримки, формувача і схеми прогнозу, яка включає лічильний тригер, схему І, схему АБО і формувач переходу непарних розрядів, який складається з формувачів переходу непарних розрядів, перший вхід схеми прогнозу з'єднано з першим входом схеми контролю, першим входом схеми АБО, інші входи якої з'єднані відповідно з виходами формувача переходу непарних розрядів, входи якого з'єднані з першим входом схеми прогнозу, другий вхід якої з'єднано з третім входом схеми контролю, першим входом схеми І, вихід схеми АБО через другий вхід схеми І і лічильний тригер з'єднано з виходом схеми прогнозу і першим входом першої схеми парності, другий вхід якої з'єднано з виходом другої схеми парності, входи якої з'єднані з першим входом схеми контролю, другий вхід якої з'єднано з третім входом першої схеми парності, вихід якої через третій і четвертий елементи затримки з'єднано з другим виходом схеми контролю, перший вихід якої з'єднано з входом четвертого елемента затримки і виходом третього елемента затримки, третій вихід схеми контролю з'єднано через другий формувач з виходом першої схеми парності.
Текст
Цифровий пристрій керування, що складається з багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елементи затримки, і генератора, вихід якого з'єднано з першими входами першого багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора, вихід якого з'єднано з виходом цифрового пристрою керування, вхід схеми керування через перший елемент затримки, перший формувач і другий елемент затримки з'єднано з першим виходом схеми керування, другий вихід якої з'єднано з входом другого елемента затримки та виходом першого формувача, який відрізняється тим, що запроваджено два багаторозрядні цифрові ЛІЧИЛЬНІ канали, шість груп схем І, три схеми контролю, групу схем АБО, вихід першого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами першої групи схем І і першої схеми контролю, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів першого багаторозрядного цифрового лічильного каналу, першим входом другої групи схем І, другим входом першої групи схем І, вихід якої з'єднано з першим входом групи схем АБО, вихід якої з'єднано з другими входами другої, четвертої і шостої груп схем І і другим входом дешифратора, вихід другого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами третьої групи схем І і другої схеми контролю, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів другого багаторозрядного цифрового лічильного каналу, першим входом четвертої групи схем І, другим входом третьої групи схем І, вихід якої з'єднано з другим входом схеми АБО, вихід третього багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами пятої групи схем І і третьої схеми контролю, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів третього багаторозрядного цифрового лічильного каналу, першим входом шостої групи схем І, другим входом п'ятої групи схем І, вихід якої з'єднано з третім входом схеми АБО, вихід другої групи схем І з'єднано з одиничними входами розрядів першого багаторозрядного цифрового лічильного каналу, вихід четвертої групи схем І з'єднано з одиничними входами розрядів другого багаторозрядного цифрового лічильного каналу, вихід шостої групи схем І з'єднано з одиничними входами розрядів третього багаторозрядного цифрового лічильного каналу, другий вхід першої схеми контролю з'єднано з другими входами другої і третьої схем контролю і першим виходом схеми керування, другий вихід якої з'єднано з третім входом першої схеми контролю, третім входом другої схеми контролю і третім входом третьої схеми контролю, кожна схема контролю складається з двох схем парності, двох елементів затримки, формувача і схеми прогнозу, яка включає лічильний тригер, схему І, схему АБО і формувач переходу непарних розрядів, який складається з формувачів переходу непарних розрядів, перший вхід схеми прогнозу з'єднано з першим входом схеми контролю, першим входом схеми АБО, ІНШІ ВХОДИ якої з'єднані ВІДПОВІДНО з виходами формувача переходу непарних розрядів, входи якого з'єднані з першим входом схеми прогнозу, другий вхід якої з'єднано з третім входом схеми контролю, першим входом схеми І, вихід схеми АБО через другий вхід схеми І і лічильний тригер з'єднано з виходом схеми прогнозу і першим входом першої схеми парності, другий вхід якої з'єднано з виходом другої схеми парності, входи якої з'єднані з першим входом схеми контролю, другий вхід якої з'єднано з третім входом першої схеми парності, вихід якої через третій і четвертий елементи затримки з'єднано з другим виходом схеми контролю, перший вихід якої з'єднано з входом четвертого елемента затримки і виходом третього елемента затримки, третій вихід схеми контролю з'єднано через другий формувач з виходом першої схеми парності 1 о ю 54707 Винахід відноситься до області обчислювальної техніки і може бути використано в інших областях техніки, де знаходять застосування цифрові системи обробки інформації, до складу яких входять цифрові елементи пам'яті ВІДОМІ цифрові пристрої керування, які виробляють задану часову ПОСЛІДОВНІСТЬ керуючих сигналів [1] Цифровий пристрій керування, який наведено у [1], складається з генератора, декількох ідентичних багаторозрядних цифрових лічильних каналів, схем зрівнення, груп схем І, групи схем АБО і дешифратора При надходженні сигналів генератора змінюються поточні стани цифрових лічильних каналів Часова ПОСЛІДОВНІСТЬ керуючих сигналів виробляється дешифратором, котрий дешифрує вихідний код групи схем АБО, на входи якої через групи схем І надходять ВИХІДНІ КОДИ цифрових ЛІЧИЛЬНИХ каналів Надійність роботи цифрового пристрою керування залежить від КІЛЬКОСТІ цифрових лічильних каналів, Працездатність цифрових лічильних каналів визначається за певною логікою 2 із З, З із 5, 4 із 7 Схеми зрівнення визначають більшість однакових каналів (працездатних) Потім проводиться відмикання непрацездатних каналів, при цьому на ВІДПОВІДНІ групи схем І, на які надходять коди цифрових лічильних каналів, надходять забороняючі сигнали зі схем зрівнення Таким чином, на групу схем АБО будуть надходити коди тільки працездатних каналів Недоліком даного цифрового пристрою керування є зростання КІЛЬКОСТІ апаратури, яка обумовлена наявністю декількох ідентичних цифрових лічильних каналів, і невисока надійність, яка обумовлена наявністю постійних і часових похибок цифрових елементів пам'яті Вимоги до надійності цифрових елементів пам'яті, які входять до цифрового пристрою керування, практично не реалізуються Тому , незважаючи на розробку нових елементів пам'яті з більш високою надійністю, актуальною залишається задача побудови надійних цифрових пристроїв керування, які використовують ненадійні цифрові елементи пам'яті Під надійною роботою цифрового пристрою керування розуміється точне виконання заданого алгоритму функціонування, який передбачає формування заданої часової ПОСЛІДОВНОСТІ керуючих сигналів Остання виробляється за допомогою багаторозрядних цифрових лічильних каналів, які підраховують ВХІДНІ сигнали генератора Код цифрового лічильного каналу, який визначає його значення (стан), однозначно відповідає ПОСЛІДОВНОСТІ керуючих сигналів цифрового пристрою керування Цифровий пристрій керування виходить із ладу при помилковій роботі елементів пам'яті, які входять до його складу Похибка спрацьовування елемента пам'яті може бути постійною або часовою Вона визначається в формуванні на виході елемента пам'яті нульового сигналу "0" замість одиничного сигналу "1", або одиничного сигналу " 1 " замість нульового сигналу "0" Часова похибка (збій) - це самозникаюча помилка елемента пам'яті Елемент пам'яті, в якому виник збій, у наступний момент часу нормально функціонує Постійна похибка (вихід із ладу) - це незникаюча помилка елемента пам'яті Починаючи з моменту часу, коли елемент пам'яті вийшов з ладу, він не змінює свого стану При наявності часових похибок стан цифрового пристрою керування на даний момент часу не відповідає заданому алгоритму функціонування не формується задана часова ПОСЛІДОВНІСТЬ керуючих сигналів Поява часової похибки в цифровому лічильному каналі призводить до пропадання частини часової ПОСЛІДОВНОСТІ керуючих сигналів, коли наступне значення цифрового лічильного каналу перевищує попереднє більше ніж на одну градацію Коли ж наступне значення цифрового лічильного каналу менше або дорівнює попередньому повторно формується часова ПОСЛІДОВНІСТЬ керуючих сигналів Головною причиною непрацездатності цифрового пристрою керування є часові похибки елементів пам'яті, які входять до його складу ВІДПОВІДНО технічним умовам сучасні елементи пам'яті за час використання не виходять з ладу із-за наявності постійних похибок В умовах дії завад, часові похибки елементів пам'яті виникають у всіх каналах і тому цифровий пристрій керування через певний час перестає працювати (не виконується заданий алгоритм функціонування), З відомих пристроїв найбільш близьким по технічній суті є цифровий пристрій керування, який наведено в роботі [2] і який вибрано за прототип Цифровий пристрій керування складається з генератора, багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елемента затримки, і схеми перевірки, яка включає дві схеми парності і схему прогноза, яка складається зі схеми АБО, схеми І, лічильного тригера та формувачів переходу непарних розрядів Генератор з'єднано з першими входами багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора Вихід багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першим входом схеми перевірки, а через другий вхід дешифратора з виходом цифрового пристрою керування Вхід схеми керування через перший елемент затримки, формувач і другий елемент затримки з'єднано з першим виходом схеми керування і другим входом схеми перевірки, третій вхід якої з'єднано з другим виходом схеми керування, який з'єднано з входом другого елемента затримки та виходом формувача Перший вхід схеми перевірки з'єднано з першим входом схеми прогноза, який з'єднано з першим входом схеми АБО та входами формувачів переходу непарних розрядів Виходи формувачів переходу непарних розрядів через ІНШІ входи схеми АБО з'єднані через схему І та лічильний тригер з виходом схеми прогноза, який з'єднано з першим входом першої схеми парності Другий вхід схеми прогноза з'єднано з третім входом схеми перевірки, який з'єднано з другим входом схеми І Другий вхід першої схеми парності з'єднано з виходом другої схеми 54707 парності, входи якої з єднані з першим входом схеми прогноза Другий вхід схеми перевірки з'єднано з третім входом першої схеми парності, вихід якої з'єднано з виходом схеми перевірки Робота пристрою прототипа виконується таким чином При надходженні сигналів генератора змінюється поточний стан цифрового лічильного каналу Часова ПОСЛІДОВНІСТЬ керуючих сигналів цифрового пристрою керування виробляється дешифратором, котрий дешифрує вихідний код цифрового лічильного каналу У кожен момент часу з тактовою частотою f надходження сигналів генератора схема перевірки визначає працездатність цифрового лічильного каналу При виході його з ладу спрацьовує схема перевірки і виробляє сигнал непрацездатності Визначення працездатності цифрового лічильного каналу, який складається з лічильних елементів пам'яті, засновано на сильній кореляційній залежності наступного стану цифрового лічильного каналу від попереднього Наявність часових і постійних похибок лічильних елементів пам'яті визначається шляхом екстраполяції (прогнозування) поточного стану цифрового лічильного каналу на один крок уперед Це дає можливість визначити працездатність цифрового лічильного каналу при невідповідності поточного стану цифрового лічильного каналу його прогнозованому стану Поточне значення цифрового лічильного каналу формується шляхом підрахунку " 1 " (одиничних станів) усіх розрядів цифрового лічильного каналу по відповідному модулю, наприклад, по модулю 2 Визначення прогнозованого стану цифрового лічильного каналу засновано на такій його особливості При переході в " 1 " одиничний стан непарних розрядів сумма " 1 " одиниць його розрядів по модулю 2 змінює свій стан і не змінює свій стан, коли в " 1 " одиничний стан переходять парні розряди При надходженні вхідного сигналу в одиничний " 1 " стан переходить тільки один із розрядів, який знаходиться в нульовому стані "0", а попередні розряди, які знаходяться в одиничних " 1 " станах, переходять у нульові "0" стани У таблиці наведено значення поточного стану 10-розрядного цифрового лічильного каналу по mod2 Таблиця № п/п 0 1 2 3 4 5 6 7 8 9 10 11 12 1р 2р Зр 4р 5р 6р 7р 8р 9р Юр 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 S mod2 0 1 1 0 1 0 0 1 1 0 0 1 0 зо 0 1 1 1 1 0 0 0 0 0 31 1 1 1 1 1 0 0 0 0 0 0 1 126 0 1 1 1 1 1 1 0 0 0 127 1 1 1 1 1 1 1 0 0 0 0 1 510 0 1 1 1 1 1 1 1 1 0 511 1 1 1 1 1 1 1 1 1 0 0 1 Недоліком цього цифрового пристрою керування є невисока надійність, яка обумовлена часовими похибками елементів пам'яті, які входять до його складу В умовах дії завад цифровий пристрій керування після появи часової похибки в цифровому лічильному каналі перестає працювати, тому що не виконується заданий алгоритм функціонування не формується задана часова ПОСЛІДОВНІСТЬ керуючих сигналів Поява часової похибки в цифровому лічильному каналі призводить до пропадання частини часової ПОСЛІДОВНОСТІ керуючих сигналів, коли наступне значення цифрового лічильного каналу перевищує попереднє більше ніж на одну градацію Коли ж наступне значення цифрового лічильного каналу менше або дорівнює попередньому повторно формується часова ПОСЛІДОВНІСТЬ керуючих сигналів Задачею винаходу є створення пристрою, який забезпечує надійне формування заданої часової ПОСЛІДОВНОСТІ керуючих сигналів в умовах дії завад Для підвищення надійності формування заданої часової ПОСЛІДОВНОСТІ керуючих сигналів в умовах дії завад у цифровий пристрій керування, який складається з багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елемента затримки, і генератора, вихід якого з'єднано з першими входами багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора, вихід якого з'єднано з виходом цифрового пристрою керування, вхід схеми керування через перший елемент затримки, перший формувач і другий елемент затримки з'єднано з першим виходом схеми керування, другий вихід якої з'єднано з входом другого елемента затримки та виходом першого формувача, додатково запроваджено два багаторозрядні цифрові ЛІЧИЛЬНІ канали, шість груп схем І, три схеми контроля, групу схем АБО, вихід першого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами першої групи схем І і першої схеми контроля, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів першого багаторозрядного цифрового лічильного каналу, першим входом другої групи схем І, другим входом першої групи схем І, вихід якої з'єднано з першим входом групи схем АБО, вихід якої з'єднано з другими входами другої, четвертої і шостої груп схем І і другим входом дешифратора, вихід другого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами третьої групи схем І і другої схеми контроля, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів другого багаторозрядного цифрового лічильного 54707 каналу, першим входом четвертої групи схем I, другим входом третьої групи схем І, вихід якої з'єднано з другим входом схеми АБО, вихід третього багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами п'ятої групи схем І і третьої схеми контроля, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів третього багаторозрядного цифрового лічильного каналу, першим входом шостої групи схем І, другим входом п'ятої групи схем І, вихід якої з'єднано з третім входом схеми АБО, вихід другої групи схем І з'єднано з одиничними входами розрядів першого багаторозрядного цифрового лічильного канал), вихід четвертої групи схем І з'єднано з одиничними входами розрядів другого багаторозрядного цифрового лічильного каналу, вихід шостої групи схем І з'єднано з одиничними входами розрядів третього багаторозрядного цифрового лічильного каналу, другий вхід першої схеми контроля з'єднано з другими входами другої і третьої схем контроля і першим виходом схеми керування, другий вихід якої з'єднано з третім входом першої схеми контроля, третім входом другої схеми контроля і третім входом третьої схеми контроля, кожна схема контроля складається з двох схем парності, двох елементів затримки, формувача і схеми прогноза, яка включає лічильний тригер, схему І, схему АБО і формувач переходу непарних розрядів, який складається з формувачів переходу непарних розрядів, перший вхід схеми прогноза з'єднано з першим входом схеми контроля, першим входом схеми АБО, ІНШІ входи якої з'єднані ВІДПОВІДНО З виходами формувача переходу непарних розрядів, входи якого з'єднані з першим входом схеми прогноза, другий вхід якої з'єднано з третім входом схеми контроля, першим входом схеми І, вихід схеми АБО через другий вхід схеми І і лічильний тригер з'єднано з виходом схеми прогноза і першим входом першої схеми парності, другий вхід якої з'єднано з виходом другої схеми парності, входи якої з'єднані з першим входом схеми контроля, другий вхід якої з'єднано з третім входом першої схеми парності, вихід якої через третій і четвертий елементи затримки з'єднано з другим виходом схеми контроля, перший вихід якої з'єднано з входом четвертого елемента затримки і виходом третього елемента затримки, третій вихід схеми контроля з'єднано через другий формувач з виходом першої схеми парності Підвищення надійності формування часової ПОСЛІДОВНОСТІ керуючих сигналів, що дає можливість працювати цифровому пристрою керування в умовах дії завад, обумовлено тим, що при виникненні часових похибок у одному із цифрових лічильних каналів, його стан відновлюється по стану цифрового пристрою керування Застосування названих ВІДМІТНИХ ознак зі зв'язками поміж ними в інших аналогічних пристроях авторам невідомо, тому відповідає критерію "новизна" Забезпечення запропонованого пристрою новою сукупністю ознак для виконання поставленої задачі дозволяє стверджувати, що запропонований пристрій відповідає умовам патентноздатності, так як він є новим, має винахідницький рівень та промислове застосування де 8 Сутність винахіду пояснюється кресленнями, на фіг 1 наведена блок-схема цифрового пристрою керування, на фіг 2 наведені часові діаграми роботи цифрового пристрою керування, на фіг 3 наведенй блок-схема схеми контроля, на фіг 4 наведена блок-схема формувача переходу непарних розрядів Цифровий пристрій керування (фиг 1) складається з багаторозрядних цифрових лічильних каналів 1 - 3, схем контроля 4 - 6, груп схем 1 7 - 1 2 , групи схем АБО 13, дешифратора 14, генератора 15, схеми керування 16, яка включає формувач 17 і елементи затримки 18, 19 Схема контроля 4 (фіг 3) складається з елементів затримки 20, 21, формувача 22, схем парності 23, 24 і схеми прогноза 25, яка включає схему АБО 26, лічильний тригер 27, схему І 28 та формувач переходу непарних розрядів 29 Формувач переходу непарних розрядів 29 (фіг 4) складається з формувача переходу 3-го розряду ЗО, який включає схему І 34, схему НІ 35 і схему І 36, формувача переходу 5-го розряду 31, який включає схему І 37, схему НІ 38 і схему І 39, формувача переходу 7-го розряду 32, який включає схему І 40, схему НІ 41 і схему І 42, і формувача переходу п-го непарного розряду 33, який включає схему 143, схему НІ 44 і схему 145 У цифровому пристрої керування вихід 46 генератора 15 з'єднано з першими входами цифрових лічильних каналів 1 - 3 схеми керування 16 та дешифратора 14 Вихід 49 цифрового лічильного каналії (паралельний код) з'єднано з першими входами групи схем І 8 та схеми контроля 4 Вихід 50 цифрового лічильного каналу 2 (паралельний код) з'єднано з першими входами схеми контроля 5 та групи схем І 10 Вихід 51 цифрового лічильного каналу 3 (паралельний код) з'єднано з першими входами схеми контроля 6 та групи схем 112 Вихід групи схем І 8 з'єднано з першим входом групи схем АБО 13, другий і третій входи якої ВІДПОВІДНО з'єднані з виходом групи схем І 10 і виходом групи схем І 12 Перші входи груп схем І 7, 9, 11 з'єднані з виходом групи схем АБО 13 Перший вихід 52 схеми керування 16 з'єднано з другими входами схем контроля 4 - 6 та виходом елемента затримки 19 Другий вихід 53 схеми керування 16 з'єднано з другими входами схем контроля 4 - 6, входом елемента затримки 19 та виходом формувача 17, вхід якого через елемент затримки 18 з'єднано з входом 46 схеми керування 16 Вихід групи схем АБО 13 (паралельний код) через дешифратор 14 з'єднано з виходом 54 Перший вихід 55 схеми контроля 4 з'єднано с нульовими входами лічильних елементів пам'яті (розрядів) цифрового лічильного каналу 1 Перший вихід 56 схеми контроля 5 з'єднано з нульовими входами лічильних елементів пам'яті (розрядів) цифрового лічильного каналу 2 Перший вихід 57 схеми контроля 6 з'єднано с нульовими входами лічильних елементів пам'яті (розрядів) цифрового лічильного каналу З Другий вихід 58 схеми контроля 4 з'єднано з другим входом групи схем І 7, вихід якої (паралельний код) з'єднано з одиничними входами лічи 54707 10 льних елементів пам'яті цифрового лічильного нано з третім входом схеми парності 23, вихід 68 каналу L Другий вихід 59 схеми контроля 5 з'єднаякої з'єднано з входами елемента затримки 20 та но з другим входом групи схем І 9, вихід якої (паформувача 22 Вихід елемента затримки 20 з'єдралельний код) з'єднано з одиничними входами нано з першим виходом 55 схеми контроля 4 та лічильних елементів пам'яті цифрового лічильного входом елемента затримки 21, вихід якого з'єднаканалу 2 Другий вихід 60 схеми контроля 6 з'єдно з другим виходом 58 схеми контроля 4 Вихід нано з другим входом групи схем 111, вихід якої формувача 22 з'єднано з третім виходом 61 схеми (паралельний код) з'єднано з одиничними входами контроля 4 Третій вхід 52 схеми контроля 4 з'єдлічильних елементів пам'яті цифрового лічильного нано з другим входом схеми прогноза 25 і другим каналу 3 Третій вихід 61 схеми контроля 4 з'єднавходом схеми 128 но з другим входом групи схем І 8 Третій вихід 62 Вихід 64 формувача 29 (фіг 4) з'єднано з друсхеми контроля 5 з'єднано з другим входом групи гим входом схеми АБО 26, виходом формувача ЗО схем 110 Третій вихід 63 схеми контроля 6 з'єднаі з виходом схеми І 34, входи якої з'єднані ВІДПОВІно з другим входом групи схем 112 ДНО з одиничними виходами першого та другого Інверсний (нульовий) вихід 1 розряду цифророзрядів (1р 2р) цифрового лічильного каналу 1 і вого лічильного каналу 1 з'єднано з першим вхочерез схему НІ 35 з виходом схеми І 36 Входи дом схеми прогноза 25 і першим входом 49 схеми схеми І 36 з'єднані ВІДПОВІДНО З ОДИНИЧНИМ ВИХОконтроля 4, який з'єднано з першим входом схеми ДОМ третього розряду Зр та інверсним виходом АБО 26 Другий, третій, четвертий та п'ятий входи четвертого розряду 4р цифрового схеми АБО 26 з'єднані ВІДПОВІДНО З першим 64, лічильного каналу 1 другим 65, третім 66 та четвертим 67 виходами Вихід 65 формувача 29 (фіг 4) з'єднано з треформувача переходу непарних розрядів 29 Входи тім входом схеми АБО 26, виходом формувача 31 і формувача переходу непарних розрядів 29 з'єдназ виходом схеми І 37, входи якої з'єднані ВІДПОВІДні з першим входом схеми прогноза 25 та першим НО з одиничними виходами першого , другого, тревходом 49 схеми контроля 4 тього і четвертого розрядів (1р 2р Зр 4р) цифровоВходи формувача переходу 3-го розряду ЗО го лічильного каналу 1 і через схему НІ 38 з (фіг 4) з'єднані ВІДПОВІДНО з входами формувача виходом схеми І 39 Входи схеми І 39 з'єднані ВІДпереходу непарних розрядів 29, одиничними вихоПОВІДНО з одиничним виходом п'ятого розряду 5р дами першого, другого і третього розрядів (1р 2р та інверсним виходом шостого розряду 6р цифроЗр) та інверсним виходом четвертого 4р розряду вого лічильного каналу 1 цифрового лічильного каналу 1, Вихід 66 формувача 29 (фіг 4) з'єднано з четпершим входом схеми прогноза 25 та першим вертим входом схеми АБО 26, виходом формувавходом 49 схеми контроля 4 Входи формувача ча 32 і виходом схеми І 40, входи якої з'єднані ВІДпереходу 5-го розряду 31 (фіг 4) з'єднані ВІДПОВІДПОВІДНО з одиничними виходами першого, другого, НО з входами формувача переходу непарних розтретього, четвертого, п'ятого, шостого розрядів (1р рядів 29, з одиничними виходами першого, друго2р Зр 4р 5р 6р) цифрового лічильного каналу 1 і го, третього, четвертого, п'ятого розрядів (1р 2р Зр через схему НІ 41 з виходом схеми І 42 Входи 4р 5р ) та інверсним виходом шостого розряду 6р схеми І 42 з'єднані ВІДПОВІДНО З ОДИНИЧНИМ ВИХОцифрового лічильного каналу 1, першим входом ДОМ сьомого розряду 7р та інверсним виходом схеми прогноза 25 та першим входом 49 схеми восьмого розряду 8 р цифрового лічильного канаконтроля 4 Входи формувача переходу 7-го розлу 1 ряду 32 (фіг 4) з'єднані ВІДПОВІДНО З входами форВихід 67 формувача 29 (фіг 4) з'єднано з п'ямувача переходу непарних розрядів 29, одиничтим входом схеми АБО 26, виходом формувача 33 ними виходами першого, другого, третього, і виходом схеми І 43, входи якої з'єднані ВІДПОВІДчетвертого, п'ятого, шостого, сьомого розрядів (1р НО з одиничними виходами першого, друго2р Зр 4р 5р 6р 7р) та інверсним виходом восьмого го, ,і, (п-1) розрядів (1р 2р, , ір, , (п-1)р) цифрозряду 8р цифрового лічильного каналу 1, перрового лічильного каналу 1 і через схему НІ 44 з шим входом схеми прогноза 25 та першим входом виходом схеми І 45 Входи схеми І 45 з'єднані ВІДПОВІДНО з одиничним виходом п-го розряду та ін49 схеми контроля 4 версним виходом (п+1) розряду (п + 1)р цифрового Входи формувача переходу n-го непарного лічильного каналу 1 розряду 33 (фіг,4) з'єднані ВІДПОВІДНО З ОДИНИЧНИМИ виходами першого, другого, ,і-го, (п-1), п розБлок 1 - 3 - цифровий лічильний канал, склаь рядів (1р 2р ір (п-1)р пр) та інверсним виходом дається з лічильних елементів пам'яті (лічильних тригерів), є типовим лічильником, наприклад, [3] (п+1)-го розряду (п + 1)р цифрового лічильного Може бути використана мікросхема 564 ИЕ11 каналу 1, першим входом схеми прогноза 25 та Блок 4 - ь б - схема контроля, призначена для першим входом 49 схеми контроля 4 контроля працездатності цифрового лічильного Вихід схеми АБО 26 з'єднано с першим вхоканалу 1 Схема контроля 4 (фіг 3) складається з дом схеми І 28, вихід якої через лічильний тригер елементів затримки 20, 21, формувача 22, схем 27 з'єднано з виходом схеми прогноза 25 та перпарності 23, 24, схеми прогноза 25, яка включає шим входом схеми парності 23, другий вхід якої схему АБО 26, лічильний тригер 27, схему І 28 та з'єднано з виходом схеми парності 24 Входи схеформувач переходу непарних розрядів 29 ми парності 24 з'єднані з виходами всіх розрядів Блок 7 -М 2 - група схем І, складається з типоцифрового лічильного каналу 1, першим входом вих елементів І, наприклад, [3] Може бути викорисхеми прогноза 25 та першим входом 49 схеми стана мікросхема ЛАЗ контроля 4 Другий вхід 53 схеми контроля 4 з'єд 54707 12 11 Блок 13 - група схем АБО, складається з типоБлок 38 - схема НІ, є типовим елементом, навих елементів АБО, наприклад, [3] Може бути виприклад, [3] Може бути використана мікросхема користана мікросхема ЛАЗ ЛАЗ Блок 14 - дешифратор, є типовим елементом, Блок 39 - схема І, є типовим елементом, нанаприклад, [3] приклад, [3] Може бути використана мікросхема ЛАЗ Блок 15 - генератор, є типовим генератором імпульсів, наприклад, [4] Може бути використана Блок 40 - схема І, є типовим елементом, намікросхема К2ГФ531 приклад, [3] Може бути використана мікросхема ЛАЗ Блок 16 - схема керування, формує керуючі сигнали, які синхронізують роботу всього приБлок 41 - схема НІ, є типовим елементом, настрою Схема керування 16 може складатися з приклад, [3] Може бути використана мікросхема формувача 17 та елементів затримки 18, 19 ЛАЗ Блок 17 - формувач, є типовим елементом виБлок 42 - схема І, є типовим елементом, намірювальних і радіоелектронних схем, наприклад, приклад, [3] Може бути використана мікросхема [4] ЛАЗ Блок 43 - схема І, є типовим елементом, наБлок 18 -ь 21 - елемент затримки, є типовим приклад, [3] Може бути використана мікросхема елементом вимірювальних і радіоелектронних ЛАЗ схем, наприклад, [4] Блок 44 - схема НІ, є типовим елементом, наБлок 22 - формувач, є типовим елементом виприклад, [3] Може бути використана мікросхема мірювальних і радіоелектронних схем, наприклад, ЛАЗ [4] Блок 45 - схема І, є типовим елементом, наБлок 23, 24 - схема парності, є типовим елеприклад, [3] Може бути використана мікросхема ментом, наприклад, [3] ЛАЗ Блок 25 - схема прогноза Схема прогноза Робота цифрового пристрою керування про(фігЗ) включає схему АБО 26, схему І 28 , лічильходить таким чином При надходженні сигналів з ний тригер 27 та формувач переходу непарних генератора 15 на вихід 46 змінюються поточні старозрядів 29 Схема прогноза 25 формує в поперени цифрових лічильних каналів 1 - 3 Керуючі сигдній такт роботи цифрового лічильного каналу 1 нали цифрового пристрою керування виробляютьзначення його поточного стану в наступний такт ся дешифратором 14, котрий дешифрує вихідний роботи (на один крок уперед) код групи схем АБО 13, на входи якої надходять Блок 26 - схема АБО, є типовим елементом, ВИХІДНІ коди цифрових лічильних каналів 1 - 3, ВІДнаприклад, [3] Може бути використана мікросхема ПОВІДНО через групи схем І 8, 10, 12 Часова ПОСЛІЛАЗ ДОВНІСТЬ керуючих сигналів цифрового пристрою Блок 27 - лічильний тригер, є типовим елеменкерування надходить на вихід 54 том, наприклад, [3] Може бути використана мікроУ кожен момент часу з тактовою частотою f схема ТВ1 надходження сигналів генератора 15 схеми конБлок 28 - схема І, є типовим елементом, натроля 4 - 6 визначають працездатність цифрових приклад, [3] Може бути використана мікросхема лічильних каналів 1 - 3 При виході з ладу одного з ЛАЗ цифрових лічильних каналів 1 - 3 спрацьовує відБлок 29 - формувач переходу непарних розповідна схема контроля 4 - 6 При цьому схеми рядів Формувач переходу непарних розрядів виконтроля 4 - 6 виробляють додаткові сигнали, за значає перехід у одиничний " 1 " стан непарних допомогою яких установлюється в "0" (нульовий) розрядів (Зр 5р 7р пр) цифрового лічильного стан цифровий лічильний канал, який вийшов з каналу 1 при формуванні прогнозованого значення ладу, а потім у цей канал записується код цифростану в попередній такт роботи Формувач перевого пристрою керування ходу непарних розрядів 29 (фіг 4) складається з формувача переходу 3-го розряду ЗО, який вклюВизначення працездатності цифрового лічичає схему І 34, схему НІ 35 та схему І 36, формульного каналу проводиться шляхом зрівнення його вача переходу 5-го розряду 31, який включає схепоточного значення з прогнозованим значенням, му І 37, схему НІ 38 та схему І 39, формувача яке виробляється в попередній такт після надхопереходу 7-го розряду 32, який включає схему І 40, дження вхідного сигналу При невідповідності посхему НІ 41 та схему І 42, формувача переходу пточного значення цифрового лічильного каналу го непарного розряду 33, який включає схему 143, його прогнозованому значенню схема контроля 4схему НІ 44 та схему І 45 6 виробляє сигнал непрацездатності Поточне значення цифрового лічильного каБлок 34 - схема І, є типовим елементом, наналу формується шляхом підрахунку " 1 " (одиничприклад [3] Може бути використана мікросхема них) станів усіх розрядів цифрового лічильного ЛАЗ каналу по відповідному модулю, наприклад, по Блок 35 - схема НІ, є типовим елементом, намодулю 2 Визначення прогнозованого стану цифприклад, [3] Може бути використана мікросхема рового лічильного каналу засновано на такій його ЛАЗ особливості При переході в " 1 " одиничний стан Блок 36 - схема І, є типовим елементом, нанепарних розрядів сума " 1 " одиниць його розрядів приклад, [3] Може бути використана мікросхема по модулю 2 змінює свій стан і не змінює свій стан, ЛАЗ коли в " 1 " одиничний стан переходять парні розБлок 37 - схема І, є типовим елементом, наряди При надходженні вхідного сигналу в одиничприклад, [3] Може бути використана мікросхема ний " 1 " стан переходить тільки один із розрядів, ЛАЗ 14 13 54707 який знаходиться в нульовому стані "0", а поперестан 0010000000 (1р2рЗр4р5р6р7р8р9р10р) У модні розряди, які знаходяться в одиничних " 1 " стамент часу ti схема парності 23 перебуває в нульонах, переходять у нульові "0" стани вому "0" стані, оскільки на її перший та другий Схема керування 16 виробляє сигнали необвходи надходять одиничні " 1 " сигнали ВІДПОВІДНО З хідні для роботи схем контроля 4 - 6 ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 і зі схеми Розглянемо роботу схеми контроля 4 (фігЗ), парності 24 У момент часу U спрацьовує лічильяка аналізує роботу десятирозрядного цифрового ний тригер 27, змінює свій стан, оскільки на його лічильного каналу 1, починаючи з початкового мовхід надходить керуючий сигнал зі схеми АБО 27, менту часу, коли цифровий лічильний канал 1 пеякий формується інверсним виходом першого розребуває в нульовому «0» стані, а лічильний тригер ряду їр цифрового лічильного канала 1 Лічиль27 схеми прогноза 25 перебуває в одиничному «1» ний тригер 27 переходить у нульовий "0" стан стані При надходженні першого сигналу з генератоПри надходженні п'ятого сигналу з генератора ра 15 десятирозрядний цифровий лічильний канал 15 цифровий лічильний канал 1 переходить у стан 1 переходить у стан 1000000000 1010000000, (1р2рЗр4р5р6р7р8р9рЇ0р) У момент (1р2рЗр4р5р6р7р8р9рїбр) При цьому в момент часу часу ti схема парності 23 перебуває в нульовому ti після закінчення перехідного процесу в цифро"0" стані, оскільки на її перший та другий входи вому лічильному каналі 1 схема парності 23 перенадходять нульові "0" сигнали ВІДПОВІДНО З ЛІЧИЛЬбуває в нульовому "0" стані, оскільки в цей час на НОГО тригера 27 схеми прогноза 25 і зі схеми пари перший і другий входи надходять одиничні " 1 " ності 24 У момент часу U стан лічильного тригера сигнали ВІДПОВІДНО з тригера 27 схеми прогноза 25 27 не змінюється, оскільки на його вхід не надхоі зі схеми парності 24 У момент часу 14 стан тридить керуючий сигнал зі схеми АБО 26 і він залигера 27 не змінюється, оскільки на його лічильний шається в нульовому "0" стані вхід не надходить керуючий сигнал зі схеми АБО При надходженні шостого сигналу з генерато26 Тригер 27 залишається в одиничному " 1 " стані, ра 15 цифровий лічильний канал 1 переходить у Де ti - затримка керуючого сигналу вихід 53 схеми керування 16 відносно початку вхідного сигналу (фіг 2-0, 2-46), U - затримка керуючого сигналу вихід 52 схеми керування 16 відносно початку вхідного сигналу (фіг 2-0, 2-46) При надходженні другого сигналу з генератора 15 цифровий лічильний канал 1 переходить у стан 0100000000 (їр2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схема парності 23 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять одиничні " 1 " сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 і зі схеми парності 24 У момент часу U спрацьовує лічильний тригер 27, оскільки на його вхід через схему І 28 надходить керуючий сигнал зі схеми АБО 26, який формується інверсним виходом першого розряду їр цифрового лічильного канала 1 Таким чином, лічильний тригер 27 переходить у нульовий "0"стан При надходженні третього сигналу з генератора 15 цифровий лічильний канал 1 переходить у стан 1100000000 (1р2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схема парності 23 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять нульові "0" сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 і зі схеми парності 24 У момент часу 14 спрацьовує лічильний тригер 27, оскільки на його вхід надходить керуючий сигнал зі схеми АБО 26, який формується формувачем переходу 3-го розряду ЗО У цей час на входи 49 схеми І 34 (фіг 4) надходять керуючі сигнали з одиничних виходів першого та другого розрядів 1р, 2р цифрового лічильного каналу 1 Таким чином, лічильний тригер 27 змінює свій стан, він переходить у одиничний "1" стан При надходженні четвертого сигналу з генератора 15 цифровий лічильний канал 1 переходить у стан 0110000000 (їр2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схема парності 23 деребуває в нульовому "0" стані, оскільки на м перший та другий входи надходять нульові "0" сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 та зі схеми парності 24 У момент часу U лічильний тригер 27 змінює свій стан, оскільки на його вхід надходить керуючий сигнал зі схеми АБО 26, який формується інверсним виходом першого розряду їр цифрового лічильного каналу 1 Лічильний тригер 27 переходить у одиничний " 1 " стан При надходженні сьомого сигналу з генератора 15 цифровий лічильний канал 1 переходить у стан 1110000000 (1р2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схема парності 23 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять одиничні " 1 " сигналі ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 та зі схеми парності 24 У момент часу U лічильний тригер 27 не спрацьовує (фіг 4), оскільки на його вхід не надходить керуючий сигнал зі схеми АБО 26, який виробляється формувачем переходу 3-го розряду ЗО У цей час спрацьовує схема І 36, на входи 49 якої надходять керуючі сигнали з одиничного виходу третього розряду Зр та інверсного виходу четвертого розряду 4р цифрового лічильного каналу 1 Вихідний сигнал схеми І 36 після схеми НІ 35 надходить на третій вхід схеми І 34 і забороняє останній сформувати керуючий сигнал, коли на її перший та другий входи надходять керуючі сигнали з одиничних виходів першого та другого розрядів 1 р 2р цифрового лічильного каналу 1 Таким чином, лічильний тригер 27 залишається в одиничному " 1 " стані При надходженні восьмого сигналу з генератора 15 цифровий лічильний канал 1 переходить у стан 0001000000 (Їр2р3р4р5р6р7р8р9рїбр) У момент часу ti схема парності 23 перебуває в нульо 16 15 54707 вому "0" стані, оскільки на и перший та другий ряду 5р та інверсного виходу шостого розряду 6р входи надходять одиничні " 1 " сигнали ВІДПОВІДНО З цифрового лічильного каналу 1 Вихідний сигнал ЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 та зі схеми І 39 після схеми НІ 38 надходить на п'ятий схеми парності 24 У момент часу U стан лічильновхід схеми І 37 і забороняє останній сформувати го тригера 27 змінюється, оскільки на його вхід керуючий сигнал, коли на її перший, другий, третій, через схему АБО 26 надходить керуючий сигнал, четвертий входи надходять керуючі сигнали з одиякий формується інверсним виходом першого розничних виходів першого, другого, третього, четверяду їр цифрового лічильного каналу 1 Лічильртого розрядів 1р 2р Зр 4р цифрового лічильного ний тригер 27 переходить у нульовий "0" стан каналу 1 Таким чином, лічильний тригер 27 залишається в одиничному " 1 " стані При надходженні дев'ятого сигналу з генераПри надходженні сто двадцять сьомого сигнатора 15 цифровий лічильний канал 1 переходить у лу з генератора 15 цифровий лічильний канал 1 стан 1001000000 (1р2рЗр4р5р6р7р8р9рЇ0р) У мопереходить у стан 1111111000 мент часу ti схема парності 23 перебуває в нульо(1р2рЗр4р5р6р7р8р9рїбр) У момент часу t-і, схема вому "0" стані, оскільки на її перший та другий парності 23 перебуває в нульовому "0" стані, осківходи надходять нульові "0" сигнали ВІДПОВІДНО З льки на її перший та другий входи надходять одиЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 та зі ничні " 1 " сигналі ВІДПОВІДНО з лічильного тригера схеми парності 24 У момент часу U стан лічильно27 схеми прогноза 25 та зі схеми парності 24 У го тригера 27 не змінюється, оскільки на його лічимомент часу 14 лічильний тригер 27 не спрацьовує, льний вхід не надходить керуючий сигнал зі схеми оскільки на його вхід не надходить керуючий сигАБО 26 і він залишається в нульовому "0" стані нал зі схеми АБО 26, який виробляється формуваПри надходженні десятого сигналу з генераточем переходу 7-го розряду 32 У цей час спрацьора 15 цифровий лічильний канал 1 переходить у вує схема І 42, на входи 49 якої надходять керуючі стан 0101000000 (їр2рЗр4р5р6р7р8р9рЇ0р) У мосигнали з одиничного виходу сьомого розряду 7р мент часу ti схема парності 23 перебуває в нульовому "0" стані, оскільки на її перший та другий та інверсного виходу восьмого розряду 8р цифвходи надходять нульові "0" сигнали ВІДПОВІДНО З рового лічильного каналу 1 Вихідний сигнал схеЛІЧИЛЬНОГО тригера 27 схеми прогноза 25 та зі ми І 42 після схеми НІ 41 надходить на сьомий вхід схеми парності 24 У момент часу U стан лічильносхеми І 40 і забороняє останній сформувати керуго григера 27 змінюється, оскільки на його вхід зі ючий сигнал, коли на її перший, другий, третій, схеми АБО 26 надходить керуючий сигнал, який четвертий, п'ятий, шостий входи надходять керуюформується інверсним виходом першого розряду чі сигнали з одиничних виходів першого, другого, третього, четвертого, п'ятого, та шостого розрядів їр цифрового лічильного каналу 1 Лічильний три1 р 2р Зр 4р 5р 6р цифрового лічильного каналу 1 гер 27 переходить у одиничний " 1 " стан Таким чином, лічильний тригер 27 залишається в При надходженні одинадцятого сигналу з геодиничному " 1 " стані нератора 15 цифровий лічильний канал 1 перехоПри надходженні п'ятсот одинадцятого сигнадить у стан 1101000000 (1р2рЗр4р5р6р7р8р9рЇ0р) лу з генератора 15 цифровий лічильний канал 1 У момент часу ti схема парності 23 перебуває в переходить у стан 1111111110 нульовому "0" стані, оскільки на її перший та дру(1р2рЗр4р5р6р7р8р9рїбр) У момент часу ti схема гий входи надходять одиничні " 1 " сигнали ВІДПОВІпарності 23 перебуває в нульовому "0" стані, оскіДНО з лічильного тригера 27 схеми прогноза 25 та льки на її перший та другий входи надходять одизі схеми парності 24 У момент часу U стан лічильничні " 1 " сигналі ВІДПОВІДНО з лічильного тригера ного тригера 27 змінюється, оскільки на його вхід 27 схеми прогноза 25 та зі схеми парності 24 У надходить керуючий сигнал зі схеми АБО 26, який момент часу U лічильний тригер 27 не спрацьовує, виробляється формувачем переходу 3-го розряду оскільки на його вхід не надходить керуючий сигЗО (фіг 4) У цей час на входи 49 схеми І 34 наднал зі схеми АБО 26, який виробляється формуваходять керуючі сигнали з одиничних виходів перчем переходу п-го непарного розряду 33 У цей шого та другого розрядів 1 р 2р цифрового лічильчас спрацьовує схема І 45, на входи 49 якої надного каналу 1 Лічильний тригер 27 переходить у ходять керуючі сигнали з одиничного виходу девянульовий "0" стан того розряду 9р та інверсного виходу десятого При надходженні тридцять першого сигналу з розряду їбр цифрового лічильного каналу 1 Вихігенератора 15 цифровий лічильний канал 1 передний сигнал схеми І 45 після схеми НІ 44 надхоходить у стан 1111100000 дить на дев'ятий вхід схеми І 43 і забороняє (1р2рЗр4р5р6р7р8р9рїбр) У момент часу ti схема останній сформувати керуючий сигнал, коли на її парності 23 перебуває в нульовому "0" стані, оскіперший, другий, третій, четвертий, п'ятий, шостий, льки на її перший та другий входи надходять одисьомий, восьмий входи надходять керуючі сигнали ничні " 1 " сигналі ВІДПОВІДНО з лічильного тригера з одиничних виходів першого, другого, третього, 27 схеми прогноза 25 та зі схеми парності 24 У четвертого, п'ятого, шостого, сьомого та восьмого момент часу U лічильний тригер 27 не спрацьовує, розрядів 1р 2р Зр 4р 5р 6р 7р 8р цифрового лічиоскільки на його вхід не надходить керуючий сигльного каналу 1 Таким чином, лічильний тригер 27 нал зі схеми АБО 26, який виробляється формувазалишається в одиничному " 1 " стані чем переходу 5-го розряду 31 У цей час спрацьоТаким чином, схема контроля 4 перевіряє вує схема І 39 (фіг 4), на входи 49 якої надходять працездатність цифрового лічильного каналу 1 керуючі сигнали з одиничного виходу п'ятого роз 54707 18 17 після надходження кожного сигналу з генератора лічильному каналі 3 його поточний стан буде від15 При наявності часової похибки в цифровому новлено по поточному стану цифрового пристрою лічильному каналі 1 ( фіг1, фіг 2, фіг 3 ) схема керування При цьому схема контроля 6 на виході парності 23 схеми контроля 4 виробляє на виході 57 виробляє сигнал, який у момент часу Ь устано68 керуючий сигнал Останній за допомогою елевлює в нульовий "0" стан цифровий лічильний каментів затримки 20, 21 переформується в додатнал 3 Сигнал, який з'являється на виході 60, докові сигнали, які з'являються на виходах 55, 58 зволяє роботу групи схем І 11 При цьому код схеми контроля 4 Наприклад, часова похибка вигрупи схем АБО 13 переписується в цифровий никла в другому розряді нифрового лічильного лічильний канал 3 Сигнал, який з'являється на каналу 1 після надходження п'ятого і одинадцятого виході 63, забороняє проходження вихідного коду сигналів з генератора 15 У першому випадку цинепрацездатного цифрового лічильного каналу З фровий лічильний канал 1 переходить у стан через групу схем 112 та групу схем АБО 13, яка 1110000000 замість 1010000000 У момент часу ti формує поточний стан цифрового пристрою керуспрацьовує схема парності 23, оскільки на її первання Таким чином, до надходження наступного ший та другий входи надходять різні сигнали, нусигнала з генератора 15 поточний стан цифрового льовий "О" сигнал з лічильного тригера 27 схеми лічильного каналу 3 буде відновлено і поточні стапрогноза 25 і одиничний " 1 " сигнал зі схеми парнони цифрових лічильних каналів 1 - 3 будуть однасті 24 У другому випадку цифровий лічильний кові канал 1 переходить у стан 1111000000 замість При наявності одночасних часових похибок у 1011000000 У момент часу ti спрацьовує схема двох цифрових лічильних каналах 1, 2 їхні поточні парності 23, оскільки на и перший та другий входи стани будуть відновлені по поточному стану цифнадходять різні сигнали ВІДПОВІДНО ОДИНИЧНИЙ " 1 " рового пристрою керування При цьому схема консигнал з лічильного тригера 27 схеми прогноза 25 троля 4 на виході 55 виробляє сигнал, який у мота нульовий "0" зі схеми парності 24 мент часу І2 установлює в нульовий "0" стан цифровий лічильний канал 1 Сигнал, який з'являСигнал, який з'являється на виході 55, у моється на виході 58 схеми контроля 4, дозволяє мент часу І2 установлює в нульовий "0" стан цифроботу групи схем І 7 У цей час вихідний код групи ровий лічильний канал 1 Сигнал, який з'являється схем АБО 13 переписується в цифровий лічильний на виході 58, у момент часу t3 дозволяє роботу канал 1 Схема контроля 5 на виході 56 виробляє групи схем І 7 При цьому вихідний код схеми АБО сигнал, який у момент часу 12 установлює в нульо13 (стан цифрового пристрою керування) перепивий "0" стан цифровий лічильний канал 2 Сигнал, сується в лічильний канал 1, де який з'являється на виході 59, схеми контроля 5 Ь - затримка керуючого сигналу на виході 55 дозволяє роботу групи схем І 9 У цей час вихідний схеми контроля 4 відносно початку вхідного сигнакод групи схем АБО 13 переписується в цифровий лу (фіг 2 - 0,2- 46), лічильний канал 2 Сигнал, який з'являється на t3 - затримка керуючого сигналу на виході 58 виході 61 схеми контроля 4, забороняє прохосхеми контроля 4 відносно початку вхідного сигнадження вихідного коду непрацездатного цифроволу (фіг 2 - 0,2 - 46), го лічильного каналу 1 через групу схем І 8 та груti < t 2 < t 3 < U пу схем АБО 13, а сигнал, який з'являється на Сигнал, який з'являється на виході 61, заборовиході 62 схеми контроля 5, забороняє прохоняє проходження вихідного коду непрацездатного дження вихідного коду непрацездатного цифровоцифрового лічильного каналу 1 через групу схем І го лічильного каналу 2 через групу схем І 10 та 8 та групу схем АБО 13, яка формує поточний стан групу схем АБО 13 Таким чином, до надходження цифрового пристрою керування наступного сигналу з генератора 15 поточні стани Таким чином, до надходження наступного сигцифрових лічильних каналів 1, 2 будуть відновлені налу з генератора 15 поточний стан каналу 1 буде і поточні стани цифрових лічильних каналів 1 - З відновлено і поточні стани каналів 1 - 3 будуть будуть однакові однакові При наявності часової похибки в цифровому При наявності одночасних часових похибок у лічильному каналі 2 його стан буде відновлено по двох цифрових лічильних каналах 1, 3 їхні поточні поточному стану цифрового пристрою керування стани будуть відновлені по поточному стану цифПри цьому схема контроля 5 на виході 56 виробрового пристрою керування При цьому схема конляє сигнал, який у момент часу Ь установлює в троля 4 на виході 55 виробляє сигнал, який у монульовий "0" стан цифровий лічильний канал 2 мент часу І2 установлює в нульовий "0" стан Сигнал, який з'являється на виході 59, дозволяє цифровий лічильний канал 1 Сигнал, який з'являроботу групи схем І 9 При цьому код групи схем ється на виході 58 схеми контроля 4, дозволяє АБО 13 переписується в цифровий лічильний кароботу групи схем І 7 У цей час вихідний код групи нал 2 Сигнал, який з'являється на виході 62, засхем АБО 13 переписується в цифровий лічильний бороняє проходження вихідного коду непрацездаканал 1 Схема контроля 6 на виході 57 виробляє тного цифрового лічильного каналу 2 через групу сигнал, який у момент часу 12 установлює в нульосхем І 10 та групу схем АБО 13, яка формує потовий "0" стан цифровий лічильний канал 3 Сигнал, чний стан цифрового пристрою керування Таким який з'являється на виході 60 схеми контроля 6 чином, до надходження наступного сигналу з гедозволяє роботу групи схем 111 У цей час вихіднератора 15 поточний стан цифрового лічильного ний код групи схем АБО 13 переписується в цифканалу 2 буде відновлено і поточні стани цифроровий лічильний канал 3 Сигнал, який з'являється вих лічильних каналів 1 - 3 будуть однакові на виході 61 схеми контроля 4, забороняє проходження вихідного коду непрацездатного цифровоПри виникненні часової похибки у цифровому 54707 19 го лічильного каналу і через групу схем І 8 та групу схем АБО 13, а сигнал, який з'являється на виході 63 схеми контроля 6, забороняє проходження вихідного коду непрацездатного цифрового лічильного каналу 3 через групу схем І 12 та групу схем АБО 13 Таким чином, до надходження наступного сигналу з генератора 15 поточні стани цифрових лічильних каналів 1, 3 будуть відновлені і поточні стани цифрових лічильних каналів 1 - 3 будуть однакові При наявності одночасних часових похибок у двох цифрових лічильних каналах 2, 3 їхні поточні стани будуть відновлені по поточному стану цифрового пристрою керування При цьому схема контроля 5 на виході 56 виробляє сигнал, який у момент часу І2 установлює в нульовий "0" стан цифровий лічильний канал 2 Сигнал, який з'являється на виході 59 схеми контроля 5, дозволяє роботу групи схем І 9 У цей час вихідний код групи схем АБО 13 переписується в цифровий лічильний канал 2 Схема контроля 6 на виході 57 виробляє сигнал, який у момент часу Ь установлює в нульовий "0" стан цифровий лічильний канал 3 Сигнал, який з'являється на виході 60 схеми контроля 6, дозволяє роботу групи схем 111 У цей час вихідний код групи схем АБО 13 переписується в цифровий лічильний канал 3 Сигнал, який з'являється на виході 62 схеми контроля 5, забороняє проходження вихідного коду непрацездатного цифрового лічильного каналу 2 через групу схем 110 та групу схем АБО 13, а сигнал, який з'являється на виході 63 схеми контроля 6, забороняє проходження вихідного коду непрацездатного цифрового лічильного каналу 3 через групу схем І 12 та групу схем АБО 13 Таким чином, до надходження наступного сигналу з генератора 15 поточні стани цифрових лічильних каналів 2, 3 будуть відновлені і поточні стани цифрових лічильних каналів 1 - З будуть однакові Об'єкт, що заявляється, має переваги перед 20 прототипом В умовах дії завад цифровий пристрій керування, в якому реалізовано прототип, виходить із ладу при виникненні часової похибки в одному із розрядів багаторозрядного цифрового лічильного каналу В умовах дії завад не працюють навіть сучасні процесори (CPU Thunderbird -1100, Pentium III 1000/133/256k FCPGA, Celeron -800 ) При виникненні часових похибок у лічильнику) команд не (формується гадана часова ПОСЛІДОВНІСТЬ підключення функціональних блоків процесора Цифровий пристрій керування, в якому реалізовано запропонований пристрій, працює в умовах дії завад При виникненні часової похибки в одному із розрядів цифрового лічильного каналу його поточний Сіам відновлюється по поточному стан цифровою пристрою керування Відновлення поточних станів цифрових лічильних каналів проводиться з частотою виникнення часових похибок, якщо часова похибка виникає тільки в одному із трьох цифровому лічильному каналі або одночасно в двох із трьох цифрових лічильних каналах у поточний момент часу Па державному підприємстві "Фінмаш" спільно з ІЕД НАН України виготовлено макет цифрового пристрою керування Технічна документація на винахід викопана на рівні ескізних креслень, які дозволяють відтворити запропонований цифровий пристрій керування Література 1 Лазарев В Г , Пийль Е И Синтез управляющих автоматов - М Энергия,1970 -400е с илл 2 Кпммко Э И Схемный и тестовый контроль автоматических цифровых вычислительных машин - М Сов радио, 1963 - 192с 3 Ричарде Р К Арифметические операции на цифровых вычислительных машинах - М ИЛ , 1957 -458с 4 Мелешко Е А Интегральные схемы в наносекундной ядерной электронике -Изд 2-е, доп М Атомиздат, 1978, -216с ti6 Фіг.1 Й14 ^tT tlVi Фіг.2 54707 21 23 22 СХЕМА ПРОГНОЗА 23 СХЕМА ПАРНОСТІ 24 СХЕМА ПАРНОСТІ ІР 4 СХЕМА КОНТРОЛЯ |2 Р 32 Фіг.З ФОРМУВАЧ ПЕРЕХОДУ НЕПАРНИХ ФОРМУВАЧ ПЕРЕХОДУ 5-го РОЗРЯДУ РОЗРЯДІВ ФОРМУВАЧ? ПЕРЕХОДУ НІ ФОРМУВАЧ ПЕРЕХОДУ 3-го РОЗРЯДУ ФОРМУВАЧ ПЕРЕХОДУ 43 ні11 Фіг.4 Підписано до друку 03 04 2003 р Тираж 39 прим ТОВ "Міжнародний науковий комітет" вул Артема, 77, м Київ, 04050, Україна (044)236-47-24
ДивитисяДодаткова інформація
Назва патенту англійськоюDigital control unit
Автори англійськоюMaranov Oleksandr Viktorovych, Ostapov Anatolii Oleksandrovych, Chyhyryn Oleh Trokhymovych, Chygyryn Yurii Trokhymovych
Назва патенту російськоюЦифровое устройство управления
Автори російськоюМаранов Александр Викторович, Остапов Анатолий Александрович, Чигирин Олег Трофимович, Чигирин Юрий Трофимович
МПК / Мітки
МПК: G06F 11/00, G06F 9/00
Мітки: пристрій, керування, цифровий
Код посилання
<a href="https://ua.patents.su/11-54707-cifrovijj-pristrijj-keruvannya.html" target="_blank" rel="follow" title="База патентів України">Цифровий пристрій керування</a>
Попередній патент: Спосіб захисту силового вимикача силового перетворювача і силовий перетворювач
Наступний патент: Підшипниковий вузол
Випадковий патент: Спосіб управління процесом подріблення