Цифрова система керування

Цифрова система керування, що складається з багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елементи затримки, і генератора, вихід якого з'єднано з першими входами першого багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора, вихід якого з'єднано з виходом цифрової системи керування, вхід схеми керування через перший елемент затримки, перший формувач і другий елемент затримки з'єднано з першим виходом схеми керування, другий вихід якої з'єднано з входом другого елемента затримки та виходом першого формувача, яка відрізняється тим, що запроваджено другий ідентичний багаторозрядний цифровий лічильний канал, чотири групи схем І, дві схеми контролю, групу схем АБО, вихід першого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами першої групи схем І, другої групи схем І і першої схеми контролю , перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів першого багаторозрядного цифрового лічильного каналу, першим входом третьої групи схем І, другим входом другої групи схем І, вихід якої з'єднано з першим входом групи схем АБО, вихід якої з'єднано з другим входом дешифратора, вихід другого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з другим входом третьої групи схем І, першими входами четвертої групи схем І і другої схеми контролю, перший, другий і третій виходи Винахід відноситься до області обчислювальної техніки і може бути використано в інших облас якої ВІДПОВІДНО з єднані з нульовими входами розрядів другого багаторозрядного цифрового лічильного каналу, другим входом першої групи схем І, другим входом четвертої групи схем І, вихід якої з'єднано з другим входом схеми АБО, вихід третьої групи схем І з'єднано з одиничними входами розрядів першого багаторозрядного цифрового лічильного каналу, вихід четвертої групи схем І з'єднано з одиничними входами розрядів другого багаторозрядного цифрового лічильного каналу, другий вхід першої схеми контролю з'єднано з другим входом другої схеми контролю і першим виходом схеми керування, другий вихід якої з'єднано з третім входом першої схеми контролю і третім входом другої схеми контролю, кожна схема контролю складається з двох схем парності, двох елементів затримки, формувача і схеми прогноза, яка включає лічильний тригер, схему І, схему АБО і формувач переходу непарних розрядів, який складається з формувачів переходу непарних розрядів, перший вхід схеми прогнозу з'єднано з першим входом схеми контролю, першим входом схеми АБО, ІНШІ входи якої з'єднані ВІДПОВІДНО З виходами формувача переходу непарних розрядів, входи якого з'єднані з першим входом схеми прогнозу, другий вхід якої з'єднано з третім входом схеми контролю, першим входом схеми І, вихід схеми АБО через другий вхід схеми І і лічильний тригер з'єднано з виходом схеми прогнозу і першим входом першої схеми парності, другий вхід якої з'єднано з виходом другої схеми парності, входи якої з'єднані з першим входом схеми контролю, другий вхід якої з'єднано з третім входом першої схеми парності, вихід якої через третій і четвертий елементи затримки з'єднано з другим виходом схеми контролю, перший вихід якої з'єднано з входом четвертого елемента затримки і виходом третього елемента затримки, третій вихід схеми контролю з'єднано через другий формувач з виходом першої схеми парності тях техніки, де знаходять застосування цифрові О о (О 62024 системи керування на даний момент часу не відповідає заданому алгоритму функціонування не формується задана часова ПОСЛІДОВНІСТЬ керуючих сигналів Поява часової похибки в цифровому лічильному каналі призводить до пропадання частини часової ПОСЛІДОВНОСТІ керуючих сигналів, коли наступне значення цифрового лічильного каналу перевищує попереднє більше ніж на одну градацію Коли ж наступне значення цифрового лічильного каналу менше або дорівнює попередньому повторно формується часова ПОСЛІДОВНІСТЬ керуючих сигналів Головною причиною непрацездатності цифрової системи керування є часові похибки елементів пам'яті, які входять до її складу ВІДПОВІДНО технічним умовам сучасні елементи пам'яті за час використання не виходять з ладу із-за наявності постійних похибок В умовах дії завад, часові похибки елементів пам'яті виникають у всіх каналах і тому цифрова система керування через певний час перестає працювати (не виконується заданий алгоритм функціонування) З відомих пристроїв найбільш близьким по технічній суті є цифрова система керування, яку наведено в роботі [2] і яку вибрано за прототип Цифрова система керування складається з геНедоліком даної цифрової системи керування нератора, багаторозрядного цифрового лічильного є зростання КІЛЬКОСТІ апаратури, яка обумовлена каналу, дешифратора, схеми контроля, яка вклюнаявністю декількох ідентичних цифрових лічильчає формувач і два елемента затримки, і схеми них каналів, і невисока надійність, яка обумовлена перевірки, яка включає дві схеми парності і схему наявністю постійних і часових похибок цифрових прогноза, яка складається зі схеми АБО, схеми І, елементів пам'яті лічильного тригера та формувачів переходу непарних розрядів Вимоги до надійності цифрових елементів пам'яті, які входять до складу цифрових систем кеГенератор з'єднано з першими входами багарування, практично не реалізуються Тому, незваторозрядного цифрового лічильного каналу, схеми жаючи на розробку нових елементів пам'яті з керування і дешифратора Вихід багаторозрядного більш високою надійністю, актуальною залишаєтьцифрового лічильного каналу (паралельний код) ся задача побудови надійних цифрових систем з'єднано з першим входом схеми перевірки, а чекерування, які використовують ненадійні цифрові рез другий вхід дешифратора з виходом цифрової елементи пам'яті системи керування Вхід схеми керування через перший елемент затримки, формувач і другий Під надійною роботою цифрової системи кеелемент затримки з'єднано з першим виходом рування розуміється точне виконання заданого схеми керування і другим входом схеми перевірки, алгоритму функціонування, який передбачає фортретій вхід якої з'єднано з другим виходом схеми мування заданої часової ПОСЛІДОВНОСТІ керуючих керування, який з'єднано з входом другого елемесигналів Остання виробляється за допомогою нта затримки та виходом формувача Перший вхід багаторозрядних цифрових лічильних каналів, які схеми перевірки з'єднано з першим входом схеми підраховують ВХІДНІ сигнали генератора Код цифпрогноза, який з'єднано з першим входом схеми рового лічильного каналу, який визначає його знаАБО та входами формувачів переходу непарних чення (стан), однозначно відповідає ПОСЛІДОВНОСТІ розрядів Виходи формувачів переходу непарних керуючих сигналів цифрової системи керування розрядів через ІНШІ входи схеми АБО з'єднані чеЦифрова система керування виходить із ладу при рез схему І та лічильний тригер з виходом схеми помилковій роботі елементів пам'яті, які входять прогноза, який з'єднано з першим входом першої до и складу Похибка спрацьовування елемента схеми парності Другий вхід схеми прогноза з'єдпам'яті може бути постійною або часовою Вона нано з третім входом схеми перевірки, який з'єдвизначається в формуванні на виході елемента нано з другим входом схеми І Другий вхід першої пам'яті нульового сигналу "0" замість одиничного схеми парності з'єднано з виходом другої схеми сигналу " 1 " , або одиничного сигналу " 1 " замість парності, входи якої з'єднані з першим входом нульового сигналу "0" схеми прогноза Другий вхід схеми перевірки з'єдЧасова похибка (збій) - це самозникаюча понано з третім входом першої схеми парності, вихід милка елемента пам'яті Елемент пам'яті, в якому якої з'єднано з виходом схеми перевірки виник збій, у наступний момент часу нормально функціонує Постійна похибка (вихід із ладу) - це Робота пристрою прототипа виконується танезникаюча помилка елемента пам'яті Починаючи ким чином При надходженні сигналів генератора з моменту часу, коли елемент пам'яті вийшов з змінюється поточний стан цифрового лічильного ладу, він не змінює свого стану каналу Часова ПОСЛІДОВНІСТЬ керуючих сигналів цифрової системи керування виробляється дешиПри наявності часових похибок стан цифрової системи обробки інформації, до складу яких входять цифрові елементи пам'яті ВІДОМІ цифрові системи керування, які виробляють задану часову ПОСЛІДОВНІСТЬ керуючих сигналів [1] Цифрова система керування, яка наведена у [1], складається з генератора, декількох ідентичних багаторозрядних цифрових лічильних каналів, схем зрівнення, груп схем І, групи схем АБО і дешифратора При надходженні сигналів генератора змінюються поточні стани цифрових лічильних каналів Часова ПОСЛІДОВНІСТЬ керуючих сигналів виробляється дешифратором, котрий дешифрує вихідний код групи схем АБО, на входи якої через групи схем І надходять ВИХІДНІ КОДИ цифрових ЛІЧИЛЬНИХ каналів Надійність роботи цифрової системи керування залежить від КІЛЬКОСТІ цифрових лічильних каналів, Працездатність цифрових лічильних каналів визначається за певною логікою 2 із З, З із 5, 4 із 7 Схеми зрівнення визначають більшість однакових каналів (працездатних) Потім проводиться відмикання непрацездатних каналів, при цьому на ВІДПОВІДНІ групи схем І, на які надходять коди цифрових лічильних каналів, надходять забороняючі сигнали зі схем зрівнення Таким чином, на групу схем АБО будуть надходити коди тільки працездатних каналів 62024 фратором, котрий дешифрує вихідний код цифрового лічильного каналу У кожен момент часу з тактовою частотою f надходження сигналів генератора схема перевірки визначає працездатність цифрового лічильного каналу При виході його з ладу спрацьовує схема перевірки і виробляє сигнал непрацездатності Визначення працездатності цифрового лічильного каналу, який складається з лічильних елементів пам'яті, засновано на сильній кореляційній залежності наступного стану цифрового лічильного каналу від попереднього Наявність часових і постійних похибок лічильних елементів пам'яті визначається шляхом екстрополяцм (прогнозування) поточного стану цифрового лічильного каналу на один крок уперед Це дає можливість визначити працездатність цифрового лічильного каналу при невідповідності поточного стану цифрового лічильного каналу його прогнозованому стану 6 Поточне значення цифрового лічильного каналу формується шляхом підрахунку " 1 " (одиничних станів) усіх розрядів цифрового лічильного каналу по відповідному модулю, наприклад, по модулю 2 Визначення прогнозованого стану цифрового лічильного каналу засновано на такій його особливості При переході в " 1 " одиничний стан непарних розрядів сумма " 1 " одиниць його розрядів по модулю 2 змінює свій стан і не змінює свій стан, коли в " 1 " одиничний стан переходять парні розряди При надходженні вхідного сигналу в одиничний " 1 " стан переходить тільки один із розрядів, який знаходиться в нульовому стані "0", а попередні розряди, які знаходяться в одиничних " 1 " станах, переходять у нульові "0"стани У таблиці наведено значення поточного стану 10-розрядного цифрового лічильного каналу по mod2 Таблиця 1 № п/п 0 1 2 3 4 5 6 7 8 9 10 11 12 1Р 0 1 0 1 0 1 0 1 0 1 0 1 0 2р 0 0 1 1 0 0 1 1 0 0 1 1 0 Зр 0 0 0 0 1 1 1 1 0 0 0 0 1 4р 0 0 0 0 0 0 0 0 1 1 1 1 1 5р 0 0 0 0 0 0 0 0 0 0 0 0 0 6р 0 0 0 0 0 0 0 0 0 0 0 0 0 7р 0 0 0 0 0 0 0 0 0 0 0 0 0 8р 0 0 0 0 0 0 0 0 0 0 0 0 0 9р 0 0 0 0 0 0 0 0 0 0 0 0 0 Юр 0 0 0 0 0 0 0 0 0 0 0 0 0 S mod2 0 1 1 0 1 0 0 1 1 0 0 1 0 ЗО 31 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 126 127 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 510 511 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 Недоліком цієї цифрової системи керування є невисока надійність, яка обумовлена часовими похибками елементів пам'яті, які входять до и складу В умовах дії завад цифрова система керування після появи часової похибки в цифровому лічильному каналі перестає працювати, тому що не виконується заданий алгоритм функціонування не формується задана часова ПОСЛІДОВНІСТЬ керуючих сигналів Поява часової похибки в цифровому лічильному каналі призводить до пропадання частини часової ПОСЛІДОВНОСТІ керуючих сигналів, коли наступне значення цифрового лічильного каналу перевищує попереднє більше ніж на одну градацію Коли ж наступне значення цифрового лічильного каналу менше або дорівнює попередньому повторно формується часова ПОСЛІДОВНІСТЬ керуючих сигналів Задачею винаходу є створення пристрою, який забезпечує надійне формування заданої часової ПОСЛІДОВНОСТІ керуючих сигналів в умовах дії завад Для підвищення надійності формування заданої часової ПОСЛІДОВНОСТІ керуючих сигналів в умовах дії завад у цифрову систему керування, яка складається з багаторозрядного цифрового лічильного каналу, дешифратора, схеми керування, яка включає формувач і два елемента затримки, і генератора, вихід якого з'єднано з першими входами першого багаторозрядного цифрового лічильного каналу, схеми керування і дешифратора, вихід якого з'єднано з виходом цифрової системи керування, вхід схеми керування через перший елемент затримки, перший формувач і другий елемент затримки з'єднано з першим виходом схеми керування, другий вихід якої з'єднано з входом другого елемента затримки та виходом пер шого формувача, додатково запроваджено другий ідентичний багаторозрядний цифровий лічильний канал, чотири групи схем І, дві схеми контроля, групу схем АБО, вихід першого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з першими входами першої групи схем І, другої групи схем І і першої схеми контроля , перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів першого багаторозрядного цифрового лічильного каналу, першим входом третьої групи схем І, другим входом другої групи схем І, вихід якої з'єднано з першим входом групи схем АБО, вихід якої з'єднано з другим входом дешифратора, вихід другого багаторозрядного цифрового лічильного каналу (паралельний код) з'єднано з другим входом третьої групи схем І, першими входами четвертої групи схем І і другої схеми контроля, перший, другий і третій виходи якої ВІДПОВІДНО з'єднані з нульовими входами розрядів другого багаторозрядного цифрового лічильного каналу, другим входом першої групи схем І, другим входом четвертої групи схем І, вихід якої з'єднано з другим входом схеми АБО, вихід третьої групи схем І з'єднано з одиничними входами розрядів першого багаторозрядного цифрового лічильного каналу, вихід першої групи схем І з'єднано з одиничними входами розрядів другого багаторозрядного цифрового лічильного каналу, другий вхід першої схеми контроля з'єднано з другим входом другої схеми контроля і першим виходом схеми керування, другий вихід якої з'єднано з третім входом першої схеми контроля і третім входом другої схеми контроля, кожна схема контроля складається з двох схем парності, двох елементів затримки, формувача, схеми прогноза, яка включає лічильний тригер, схему І, схему АБО і формувач переходу непарних розрядів, який складається з формувачів переходу непарних розрядів, перший вхід схеми прогноза з'єднано з першим входом схеми контроля, першим входом схеми АБО, ІНШІ входи якої з'єднані ВІДПОВІДНО З виходами формувача переходу непарних розрядів, входи якого з'єднані з першим входом схеми прогноза, другий вхід якої з'єднано з третім входом схеми контроля, першим входом схеми І, вихід схеми АБО через другий вхід схеми І і лічильний тригер з'єднано з виходом схеми прогноза і першим входом першої схеми парності, другий вхід якої з'єднано з виходом другої схеми парності, входи якої з'єднані з першим входом схеми контроля, другий вхід якої з'єднано з третім входом першої схеми парності, вихід якої через третій і четвертий елементи затримки з'єднано з другим виходом схеми контроля, перший вихід якої з'єднано з входом четвертого елемента затримки і виходом третього елемента затримки, третій вихід схеми контроля з'єднано через другий формувач з виходом першої схеми парності Підвищення надійності формування часової ПОСЛІДОВНОСТІ керуючих сигналів, що дає можливість працювати цифровій системі керування в умовах дії завад, обумовлено тим, що при виникненні часових похибок у одному із цифрових лічильних каналів, його стан відновлюється по стану працездатного цифрового лічильного каналу Застосування названих ВІДМІТНИХ ознак зі зв'я 62024 8 зками поміж ними в інших аналогічних пристроях авторам невідомо, тому відповідає критерію "новизна" Забезпечення запропонованого пристрою новою сукупністю ознак для виконання поставленої задачі дозволяє стверджувати, що запропонований пристрій відповідає умовам патентноздатності, так як він є новим, має винахідницький рівень та промислове застосування Сутність винаходу пояснюється кресленнями, Де на фіг 1 наведена блок-схема цифрової системи керування, на фіг 2 наведені часові діаграми роботи цифрової системи керування, на фіг 3 наведена блок-схема схеми контроля, на фіг 4 наведена блок-схема формувача переходу непарних розрядів Цифрова система керування (фіг 1) складається з багаторозрядних цифрових лічильних каналів 1, 2, схем контроля З, 4, груп схем І 5, 6, групи схем АБО 7,дешифратора 8, генератора 9, схеми керування 10, яка включає формувач 11 і елементи затримки 12, 13, і груп схем І 14, 15 Схема контроля 3 (фіг 3) складається з елементів затримки 16, 17, формувача 18, схем парності 19, 20 і схеми прогноза 21, яка включає схему АБО 22, лічильний тригер 23, схему І 24 та формувач переходу непарних розрядів 25 Формувач переходу непарних розрядів 25 (фіг 4) складається з формувача переходу 3-го розряду 26, який включає схему І ЗО, схему НІ 31 і схему І 32, формувача переходу 5-го розряду 27, який включає схему І 33, схему НІ 34 і схему І 35, формувача переходу 7-го розряду 28, який включає схему І 36, схему НІ 37 і схему І 38, і формувача переходу п-го непарного розряду 29, який включає схему 139, схему НІ 40 і схему І 41 У цифровій системі керування вихід 59 генератора 9 з'єднано з першими входами цифрових лічильних каналів 1, 2, схеми керування 10 та дешифратора 8 Вихід 42 цифрового лічильного каналу 1 (паралельний код) з'єднано з першими входами групи схем І 6, групи схем І 14 та схеми контроля 3 Вихід 43 цифрового лічильного каналу 2 (паралельний код) з'єднано з першими входами схеми контроля 4, групи схем І 5, групи схем І 15 Вихід групи схем І 14 з'єднано з першим входом групи схем АБО 7, другий вхід якої з'єднано з виходом групи схем 115 Перший вихід 44 схеми керування 10 з'єднано 3 третіми входами схем контроля 3 , 4 та виходом елемента затримки 13 Другий вихід 45 схеми керування 10 з'єднано з другими входами схем контроля 3, 4, входом елемента затримки 13 та виходом формувача 11, вхід якого через елемент затримки 12 з'єднано з входом схеми керування 10 Вихід групи схем АБО 7 (паралельний код) через дешифратор 8 з'єднано з виходом 46 Перший вихід 47 схеми контроля 3 з'єднано с нульовими входами лічильних елементів пам'яті (розрядів) цифрового лічильного каналу 1 Перший вихід 49 схеми контроля 4 з'єднано з нульовими входами лічильних елементів пам'яті (розрядів) цифрового лічильного каналу 2 Другий вихід 48 схеми контроля 3 з'єднано з другим входом групи схем І 5, вихід якої (парале 62024 10 льний код) з'єднано з одиничними входами лічидругим виходом 48 схеми контроля 3 Вихід форльних елементів пам'яті цифрового лічильного мувача 18 з'єднано з третім виходом 51 схеми каналу 1 Другий вихід 50 схеми контроля 4 з'єдконтроля 3 Третій вхід 44 схеми контроля 3 з'єднано з другим входом групи схем І 6, вихід якої нано з другим входом схеми прогноза 21 і другим (паралельний код) з'єднано з одиничними входами входом схеми І 24 лічильних елементів пам'яті цифрового лічильного Вихід 53 формувача 25 (фіг 4) з'єднано з друканалу 2 Третій вихід 51 схеми контроля 3 з'єднагим входом схеми АБО 22, виходом формувача 26 но з другим входом групи схем І 14 Третій вихід 52 і з виходом схеми І ЗО, входи якої з'єднані ВІДПОВІсхеми контроля 4 з'єднано з другим входом групи ДНО з одиничними виходами першого та другого схем І 15 розрядів (1р 2р) цифрового лічильного каналу 1 і через схему НІ 31 з виходом схеми І 32 Входи Інверсний (нульовий) вихід 1 розряду цифросхеми І 32 з'єднані ВІДПОВІДНО З ОДИНИЧНИМ ВИХОвого лічильного каналу 1 з'єднано з першим вхоДОМ третього розряду Зр та інверсним виходом дом схеми прогноза 21 і першим входом 42 схеми четвертого розряду 4р цифрового лічильного каконтроля 3, який з'єднано з першим входом схеми налу 1 АБО 22 Другий, третій, четвертий та п'ятий входи схеми АБО 22 з'єднані ВІДПОВІДНО З першим 53, Вихід 54 формувача 25 (фіг 4) з'єднано з тредругим 54, третім 55 та четвертим 56 виходами тім входом схеми АБО 22, виходом формувача 27 і формувача переходу непарних розрядів 25 Входи з виходом схеми І 33, входи якої з'єднані ВІДПОВІДформувача переходу непарних розрядів 25 з'єднаНО з одиничними виходами першого, другого, трені з першим входом схеми прогноза 21 та першим тього і четвертого розрядів (1р 2р Зр 4р) цифрововходом 42 схеми контроля З го лічильного каналу 1 і через схему НІ 34 з виходом схеми І 35 Входи схеми І 35 з'єднані ВІДВходи формувача переходу 3-го розряду 26 ПОВІДНО з одиничним виходом п'ятого розряду 5р (фіг 4) з'єднані ВІДПОВІДНО з входами формувача та інверсним виходом шостого розряду 6р цифропереходу непарних розрядів 25, одиничними вихового лічильного каналу 1 дами першого, другого і третього розрядів (1р 2р Зр) та інверсним виходом четвертого 4р розряду Вихід 55 формувача 25 (фіг 4) з'єднано з четцифрового лічильного каналу 1, першим входом вертим входом схеми АБО 22, виходом формувасхеми прогноза 21 та першим входом 42 схеми ча 28 і виходом схеми І 36, входи якої з'єднані ВІДконтроля 3 Входи формувача переходу 5-го розПОВІДНО з одиничними виходами першого, другого, ряду 27 (фіг 4) з'єднані ВІДПОВІДНО З входами фортретього, четвертого, п'ятого, шостого розрядів (1р мувача переходу непарних розрядів 25, з одинич2р Зр 4р 5р 6р) цифрового лічильного каналу 1 і ними виходами першого, другого, третього, через схему НІ 37 з виходом схеми І 38 Входи четвертого, п'ятого розрядів (1р 2р Зр 4р 5р ) та схеми І 38 з'єднані ВІДПОВІДНО З ОДИНИЧНИМ ВИХОінверсним виходом шостого розряду 6р цифрового ДОМ сьомого розряду 7р та інверсним виходом лічильного каналу 1, першим входом схеми провосьмого розряду 8р цифрового лічильного кагноза 21 та першим входом 42 схеми контроля З налу 1 Входи формувача переходу 7-го розряду 28 (фіг 4) Вихід 56 формувача 25 (фіг 4) з'єднано з п'яз'єднані ВІДПОВІДНО з входами формувача перехотим входом схеми АБО 22, виходом формувача 29 ду непарних розрядів 25, одиничними виходами і виходом схеми І 39, входи якої з'єднані ВІДПОВІДпершого, другого, третього, четвертого, п'ятого, НО з одиничними виходами першого, другошостого, сьомого розрядів (1р 2р Зр 4р 5р 6р 7р) го, ,і, (п-1) розрядів (1р 2р, , ір, , (п-1)р) цифта інверсним виходом восьмого розряду 8р цифрового лічильного каналу 1 і через схему НІ 40 з рового лічильного каналу 1, першим входом схеми виходом схеми І 41 Входи схеми І 41 з'єднані ВІДпрогноза 21 та першим входом 42 схеми конПОВІДНО з одиничним виходом п-го розряду та інтроля З версним виходом (п+1) розряду цифрового лічильного каналу 1 Входи формувача переходу n-го непарного розряду (фіг 4) з'єднані ВІДПОВІДНО З ОДИНИЧНИМИ Блок 1,2- цифровий лічильний канал, складавиходами першого, другого, ,і-го, (п-1), п розряється з лічильних елементів пам'яті (лічильних дів (1р 2р ір (п-1)р пр) та інверсним виходом тригерів), є типовим лічильником, наприклад, [3] (п+1)-го розряду (п+1) р цифрового лічильного Може бути використана ікросхема 564 ИЕ11 каналу 1, першим входом схеми прогноза 26 та Блок 3, 4 - схема контроля, призначена для першим входом 49 схеми контроля З контроля працездатності цифрового лічильного каналу 1 Схема контроля 3 (фіг 3) складається з Вихід схеми АБО 22 з'єднано с першим вхоелементів затримки 16, 17, формувач 18, схем дом схеми І 24, вихід якої через лічильний тригер парності 19, 20, схеми прогноза 21, яка включає 23 з'єднано з виходом схеми прогноза 21 та персхему АБО 22, лічильний тригер 23, схему І 24 та шим входом схеми парності 19, другий вхід якої формувач переходу непарних розрядів 25 з'єднано з виходом схеми парності 20 Входи схеми парності 20 з'єднані з виходами всіх розрядів Блок 5, 6 - група схем І, складається з типових цифрового лічильного каналу 1, першим входом елементів І, наприклад, [3] Може бути використасхеми прогноза 21 та першим входом 42 схеми на мікросхема ЛАЗ контроля 3 Другий вхід 45 схеми контроля 3 з'єдБлок 7 - група схем АБО, складається з типонано з третім входом схеми парності 19, вихід 57 вих елементів АБО, наприклад, [3] Може бути виякої з'єднано з входами елемента затримки 16 і користана мікросхема ЛАЗ формувача18 Вихід елемента затримки 16 з'єднаБлок 8 - дешифратор, є типовим елементом, но з першим виходом 47 схеми контроля 3 та вхонаприклад, [3] дом елемента затримки 17, вихід якого з'єднано з Блок 9 - генератор, є типовим генератором їм 62024 12 11 пульсів, наприклад, [4] Може бути використана приклад, [3] Може бути використана мікросхема мікросхема К2ГФ531 ЛАЗ Блок 10 - схема керування, формує керуючі 18 сигнали, які синхронізують роботу всього приБлок 35 - схема І, є типовим елементом, настрою Схема керування 10 може складатися з приклад, [3] Може бути використана мікросхема формувача 11 та елементів затримки 12, 13 ЛАЗ Блок 11 - формувач, є типовим елементом виБлок 36 - схема І, є типовим елементом, намірювальних і радіоелектронних схем, наприклад, приклад, [3] Може бути використана мікросхема [4] ЛАЗ Блок 12, 13 - елемент затримки, є типовим Блок 37 - схема НІ, є типовим елементом, наелементом вимірювальних і радіоелектронних приклад, [3] Може бути використана мікросхема схем, наприклад, [4] ЛАЗ Блок 14, 15 - група схем І, складається з типоБлок 38 - схема І, є типовим елементом, навих елементів І, наприклад, [3] Може бути викориприклад, [3] Може бути використана мікросхема стана мікросхема ЛАЗ ЛАЗ Блок 16, 17 - елемент затримки, є типовим Блок 39 - схема І, є типовим елементом, наелементом, наприклад, [4] приклад, [3] Може бути використана мікросхема ЛАЗ Блок 18 - формувач, є типовим елементом вимірювальних і Блок 40 - схема НІ, є типовим елементом, нарадіоелектронних схем, наприклад, [4] приклад, [3] Може бути використана мікросхема ЛАЗ Блок 19, 20 - схема парності, є типовим елементом, наприклад, [3] Блок 41 - схема І, є типовим елементом, наБлок 21 - схема прогноза Схема прогноза приклад, [3] Може бути використана мікросхема (фігЗ) включає схему АБО 22, схему І 24, лічильЛАЗ ний тригер 23 та формувач переходу непарних Робота цифрової системи керування прохорозрядів 25 Схема прогноза 21 формує в попередить таким чином При надходженні сигналів з дній такт роботи цифрового лічильного каналу 1 генератора 9 на вихід 59 змінюються поточні стани значення його поточного стану в наступний такт цифрових лічильних каналів 1,2 Керуючі сигнали роботи (на один крок уперед) цифрової системи керування виробляються дешифратором 8, котрий дешифрує вихідний код Блок 22 - схема АБО, є типовим елементом, групи схем АБО 7, на входи якої надходять ВИХІДНІ наприклад, [3] Може бути використана мікросхема коди цифрових лічильних каналів 1,2, ВІДПОВІДНО ЛАЗ через групи схем І 14, 15 Часова ПОСЛІДОВНІСТЬ Блок 23 - лічильний тригер, є типовим елеменкеруючих сигналів цифрової системи керування том, наприклад, [3] Може бути використана мікронадходить на вихід 46 схема ТВ 1 Блок 24 - схема І, є типовим елементом, наУ кожен момент часу з тактовою частотою f приклад, [3] Може бути використана мікросхема надходження сигналів генератора 9 схеми контроЛАЗ ля 3, 4 визначають працездатність цифрових лічильних каналів 1, 2 При виході з ладу одного з циБлок 25 - формувач переходу непарних розфрових лічильних каналів 1, 2 спрацьовує рядів Формувач переходу непарних розрядів вивідповідна схема контроля 3, 4 При цьому схеми значає перехід у одиничний " 1 " стан непарних контроля 3, 4 виробляють додаткові сигнали, за розрядів (Зр 5р 7р пр) цифрового лічильного допомогою яких установлювається в "0" (нульоканалу 1 при формуванні прогнозованого значення вий) стан цифровий лічильний канал, який вийшов стану в попередній такт роботи Формувач переходу непарних розрядів 25 (фіг 4) складається з 3 ладу, а потім у цей канал записується код працеформувача переходу 3-го розряду 26, який вклюздатного каналу чає схему І ЗО, схему НІ 31 та схему І 32, формуВизначення працездатності цифрового лічивача переходу 5-го розряду 27, який включає схельного каналу проводиться шляхом зрівнення його му І 33, схему НІ 34 та схему І 35, формувача поточного значення з прогнозованим значенням, переходу 7-го розряду 28, який включає схему І 36, яке виробляється в попередній такт після надхосхему НІ 37 та схему І 38, формувача переходу пдження вхідного сигналу При невідповідності пого непарного розряду 29, який включає схему І 39, точного значення цифрового лічильного каналу схему НІ 40 та схему 141 його прогнозованому значенню схема контроля З, Блок ЗО - схема І, є типовим елементом, на4 виробляє сигнал непрацездатності приклад [3] Може бути використана мікросхема Поточне значення цифрового лічильного каЛАЗ налу формується шляхом підрахунку " 1 " (одиничних) станів усіх розрядів цифрового лічильного Блок 31 - схема НІ, є типовим елементом, наканалу по відповідному модулю, наприклад, по приклад, [3] Може бути використана мікросхема модулю 2 Визначення прогнозованого стану цифЛАЗ рового лічильного каналу засновано на такій його Блок 32 - схема І, є типовим елементом, наособливості При переході в " 1 " одиничний стан приклад, [3] Може бути використана мікросхема непарних розрядів сумма " 1 " одиниць його розряЛАЗ дів по модулю 2 змінює свій стан і не змінює свій Блок 33 - схема І, є типовим елементом, настан, коли в " 1 " одиничний стан переходять парні приклад, [3] Може бути використана мікросхема розряди При надходженні вхідного сигналу в одиЛАЗ ничний " 1 " стан переходить тільки один із розряБлок 34 - схема І, є типовим елементом, на 14 13 62024 дів, який знаходиться в нульовому стані "0", а постан 0010000000 (Ір2рЗр4р5р6р7р8р9рІ0р) у мопередні розряди, які знаходяться в одиничних " 1 " мент часу ti схема парності 19 перебуває в нульостанах, переходять у нульові "0" стани вому "0" стані, оскільки на її перший та другий Схема керування 10 виробляє сигнали необвходи надходять одиничні " 1 " сигнали ВІДПОВІДНО З хідні для роботи схем контроля 3, 4 ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 і зі схеми Розглянено роботу схеми контроля 3 (фігЗ), парності 20 У момент часу U спрацьовує лічильяка аналізує роботу десятирозрядного цифрового ний тригер 23, змінює свій стан, оскільки на його лічильного каналу 1, починаючи з початкового мовхід надходить керуючий сигнал зі схеми АБО 22, менту часу, коли цифровий лічильний канал 1 пеякий формується інверсним виходом першого розребуває в нульовому «0» стані, а лічильний тригер ряда ір цифрового лічильного каналу 1 Лічильний 23 схеми прогноза 21 перебуває в одиничному «1» тригер 23 переходить у нульовий "0" стан стані При надходженні п'ятого сигналу з генератора При надходженні першого сигналу з генерато9 цифровий лічильний канал канал переходить у ра 9 десятирозрядний цифровий лічильний канал 1 переходить в стан 1000000000 стан 1010000000 (1р2рЗр4р5р6р7р8р9рЇ0р) у момент часу ti схема парності 19 перебуває в нульо(1р2рЗр4р5р6р7р8р9рїЬр) П р и ц ь о м у в момент часу вому "0" стані, оскільки на її перший та другий ti після закінчення перехідного процесу в цифровходи надходять нульові "0" сигнали ВІДПОВІДНО З вому лічильному каналі 1 схема парності 19 переЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 і зі схеми буває в нульовому "0" стані, оскільки в цей час на парності 20 У момент часу U стан лічильного трии перший і другий входи надходять одиничні " 1 " гера 23 не змінюється, оскільки на його вхід не сигнали ВІДПОВІДНО з тригера 23 схеми прогноза 21 надходить керуючий сигнал зі схеми АБО 22 і він і зі схеми парності 20 У момент часу U стан тригезалишається в нульовому "0" стані ра 23 не змінюється, оскільки на його лічильний При надходженні шостого сигналу з генератовхід не надходить керуючий сигнал зі схеми АБО ра 9 цифровий лічильний канал 1 переходить у 26 Тригер 23 залишається в одиничному " 1 " стані, Де ti - затримка керуючого сигналу вихід 45 схеми керування 10 відносно початку вхідного сигналу (фіг 2-0,2-59), U - затримка керуючого сигналу вихід 44 схеми керування 10 відносно початку вхідного сигналу (фіг 2-0, 2-59) При надходженні другого сигналу з генератора 9 цифровий лічильний канал 1 переходить у стан 0100000000 (Їр2р3р4р5р6р7р8р9рїор) у М омент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять одиничні " 1 " сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 і зі схеми парності 20 У момент часу U спрацьовує лічильний тригер 23, оскільки на його вхід через схему І 24 надходить керуючий сигнал зі схеми АБО 22, який формується інверсним виходом першого розряда 1 р цифрового лічильного каналу 1 Таким чином, лічильний тригер 23 переходить у нульовий "0"стан При надходженні третього сигналу з генератора 9 цифровий лічильний канал 1 переходить у стан 1100000000 (1р2рЗр4р5р6р7р8р9рЇ0р) у момент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять нульові "0" сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 і зі схеми парності 20 У момент часу U спрацьовує лічильний тригер 23, оскільки на його вхід надходить керуючий сигнал зі схеми АБО 22, який формується формувачем переходу 3-го розряду 26 У цей час на входи 42 схеми І ЗО (фіг 4) надходять керуючі сигнали з одиничних виходів першого та другого розрядів 1р, 2р цифрового лічильного каналу 1 Таким чином, лічильний тригер 23 змінює свій стан, він переходить у одиничний " 1 " стан При надходженні четвертого сигналу з генератора 9 цифровий лічильний канал 1 переходить у стан 0110000000 (Ір2рЗр4р5р6р7р8р9рІ0р) у момент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять нульові "0" сигнали ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 та зі схеми парності 20 У момент часу U лічильний тригер 23 змінює свій стан, оскільки на його вхід надходить керуючий сигнал зі схеми АБО 22, який формується інверсним виходом першого розряду Р цифрового лічильного каналу 1 Лічильний тригер 23 переходить у одиничний " 1 " стан При надходженні сьомого сигнала з генератора 9 цифровий лічильний канал 1 переходить у стан 1110000000 (1р2рЗр4р5р6р7р8р9рЇ0р) у момент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять одиничні " 1 " сигналі ВІДПОВІДНО З ЛІЧИЛЬНОГО тригера 23 схеми прогноза та зі схеми парності 20 У момент часу U лічильний тригер 23 не спрацьовує (фіг 4), оскільки на його вхід не надходить керуючий сигнал зі схеми АБО 22, який виробляється формувачем переходу 3-го розряду 26 У цей час спрацьовує схема І 32, на входи 42 якої надходять керуючі сигнали з одиничного виходу третього розряду Зр та інверсного виходу четвертого розряду 4р цифрового лічильного каналу 1 Вихідний сигнал схеми І 32 після схеми НІ 31 надходить на третій вхід схеми І ЗО і забороняє останній сформувати керуючий сигнал, коли на її перший та другий входи надходять керуючі сигнали з одиничних виходів першого та другого розрядів 1 р 2р цифрового лічильного каналу 1 Таким чином, лічильний тригер 23 залишається в одиничному " 1 " стані При надходженні восьмого сигналу з генератора 9 цифровий лічильний канал 1 переходить у стан 0001000000 (Ір2рЗр4р5р6р7р8р9рІ0р) у М0 16 15 62024 мент часу ti схема парності 19 перебуває в нульовує схема 135 (фіг 4), на входи 42 якої надходять вому "0" стані, оскільки на її перший та другий керуючі сигнали з одиничного виходу п'ятого розвходи надходять одиничні " 1 " сигнали ВІДПОВІДНО З ряду 5р та інверсного виходу шостого розряду 6р ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 та зі цифрового лічильного каналу 1 Вихідний сигнал схеми парності 20 У момент часу U стан лічильносхеми І 35 після схеми НІ 34 надходить на п'ятий го тригера 23 змінюється, оскільки на його вхід вхід схеми І 33 і забороняє останній сформувати через схему АБО 22 надходить керуючий сигнал, керуючий сигнал, коли на її перший, другий, третій, який формується інверсним виходом першого розчетвертий входи надходять керуючі сигнали з одиничних виходів першого, другого, третього, четверяда ІР цифрового лічильного канала 1 Лічильртого розрядів 1р 2р Зр 4р цифрового лічильного ний тригер 23 переходить у нульовий "0" стан каналу 1 Таким чином, лічильний тригер 23 залиПри надходженні дев'ятого сигналу з генерашається в одиничному " 1 " стані тора 9 цифровий лічильний канал 1 переходить у При надходженні сто двадцять сьомого сигналу з генератора 9 цифровий лічильний канал 1 стан 1001000000 (1р2рЗр4р5рф7р8р9рЇ0р) у м о _ переходить у стан 1111111000 мент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий (1р2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схевходи надходять нульові "0" сигнали ВІДПОВІДНО З ма парності 19 перебуває в нульовому "0" стані, ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 та зі оскільки на и перший та другий входи надходять схеми парності 20 У момент часу U стан лічильноодиничні " 1 " сигналі ВІДПОВІДНО З ЛІЧИЛЬНОГО тригего тригера 23 не змінюється, оскільки на його лічира 23 схеми прогноза 21 та зі схеми парності 20 У льний вхід не надходить керуючий сигнал зі схеми момент часу U лічильний тригер 23 не спрацьовує, АБО 22 і він залишається в нульовому "0" стані оскільки на його вхід не надходить керуючий сигПри надходженні десятого сигналу з генератонал зі схеми АБО 22, який виробляється формувара 9 цифровий лічильний канал 1 переходить у чем переходу 7-го розряду 28 У цей час спрацьовує схема І 38, на входи 42 якої надходять керуючі стан 0101000000 (Ір2рЗр4р5рф7р8р9рІ0р) у м о _ сигнали з одиничного виходу сьомого розряду 7р мент часу ti схема парності 19 перебуває в нульота інверсного виходу восьмого розряду 8р цифровому "0" стані, оскільки на її перший та другий вого лічильного каналу 1 Вихідний сигнал схеми І входи надходять нульові "0" сигнали ВІДПОВІДНО З 38 після схеми НІ 37 надходить на сьомий вхід ЛІЧИЛЬНОГО тригера 23 схеми прогноза 21 та зі схеми І 36 і забороняє останній сформувати керусхеми парності 20 У момент часу U стан лічильноючий сигнал, коли на її перший, другий, третій, го тригера 23 змінюється, оскільки на його вхід зі четвертий, п'ятий, шостий входи надходять керуюсхеми АБО 22 надходить керуючий сигнал, який чі сигнали з одиничних виходів першого, другого, формується інверсним виходом першого розряду третього, четвертого, п'ятого, та шостого розрядів ІР цифрового лічильного каналу 1 Лічильний три1 р 2р Зр 4р 5р 6р цифрового лічильного каналу 1 гер 23 переходить у одиничний " 1 " стан Таким чином, лічильний тригер 23 залишається в При надходженні одинадцятого сигналу з геодиничному " 1 " стані нератора 9 цифровий лічильний канал 1 перехоПри надходженні п'ятьсот одинадцятого сигдить у стан 1101000000 (1р2рЗр4р5р6р7р8р9рІ6р) налу з генератора 9 цифровий лічильний канал 1 У момент часу ti схема парності 19 перебуває в переходить у стан 1111111110 нульовому "0" стані, оскільки на її перший та дру(1р2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схегий входи надходять одиничні " 1 " сигнали ВІДПОВІма парності 19 перебуває в нульовому "0" стані, ДНО з лічильного тригера 23 схеми прогноза 21 та оскільки на и перший та другий входи надходять зі схеми парності 20 У момент часу U стан лічильодиничні " 1 " сигналі ВІДПОВІДНО З ЛІЧИЛЬНОГО тригеного тригера 23 змінюється, оскільки на його вхід ра 23 схеми прогноза 21 та зі схеми парності 20 У надходить керуючий сигнал зі схеми АБО 22, який момент часу U лічильний тригер 23 не спрацьовує, виробляється формувачем переходу 3-го розряду оскільки на його вхід не надходить керуючий сиг26 (фіг 4) У цей час на входи 42 схеми І ЗО надхонал зі схеми АБО 22, який виробляється формувадять керуючі сигнали з одиничних виходів першого чем переходу п-го непарного розряду 29 У цей та другого розрядів 1 р 2р цифрового лічильного час спрацьовує схема І 41, на входи 42 якої надканалу 1 Лічильний тригер 23 переходить у нуходять керуючі сигнали з одиничного виходу девяльовий "0" стан того розряду 9р та інверсного виходу десятого При надходженні тридцять першого сигналу з розряду 10р цифрового лічильного каналу 1 Вигенератора 9 цифровий лічильний канал 1 перехідний сигнал схеми І 41 після схеми НІ 40 надхоходить у стан 1111100000 дить на дев'ятий вхід схеми І 39 і забороняє (1р2рЗр4р5р6р7р8р9рЇ0р) У момент часу ti схема парності 19 перебуває в нульовому "0" стані, оскільки на її перший та другий входи надходять одиничні " 1 " сигналі ВІДПОВІДНО з лічильного тригера 23 схеми прогноза 21 та зі схеми парності 20 У момент часу U лічильний тригер 23 не спрацьовує, оскільки на його вхід не надходить керуючий сигнал зі схеми АБО 22, який виробляється формувачем переходу 5-го розряду 27 У цей час спрацьо останній сформувати керуючий сигнал, коли на її перший, другий, третій, четвертий, п'ятий, шостий, сьомий, восьмий входи надходять керуючі сигнали з одиничних виходів першого, другого, третього, четвертого, п'ятого, шостого, сьомого та восьмого розрядів 1р 2р Зр 4р 5р 6р 7р 8р цифрового лічильного каналу 1 Таким чином, лічильний тригер 23 залишається в одиничному " 1 " стані Таким чином, схема контроля 3 перевіряє 62024 18 17 працездатність цифрового лічильного каналу 1 нульовий "0" стан цифровий лічильний канал 2 після надходження кожного сигналу з генератора Сигнал, який з'являється на виході 50, дозволяє 9 При наявності часової похибки в цифровому роботу групи схем І 6 При цьому код працездатнолічильному каналі 1 схема парності 19 схеми конго лічильного каналу 1 переписується в лічильний троля 3 виробляє на виході 57 керуючий сигнал канал 2 Сигнал, який з'являється на виході 52, Останній за допомогою елементів затримки 16, 17 забороняє проходження виходного коду непрацепереформується в додаткові сигнали, які з'являздатного цифрового лічильного каналу 2 через ються на її виходах 47, 48 Наприклад, часова погрупу схем І 15 та групу схем АБО 7, яка формує хибка виникла в другому розряді цифрового лічипоточний стан цифрової системи керування Таким льного каналу 1 після надходження п'ятого і чином, до надходження наступного сигналу на вхід одинадцятого сигналів з генератора 9 У першому 9 поточний стан цифрового лічильного каналу 2 випадку цифровий лічильний канал 1 переходить у буде відновлено і поточні стани цифрових лічильстан 1110000000 замість 1010000000 У момент них каналів 1, 2 будуть однакові часу ti спрацьовує схема парності 19, оскільки на її Об'єкт, що заявляється, має переваги перед перший та другий входи надходять різні сигнали прототипом В умовах дії завад цифрова система нульовий "0" сигнал з лічильного тригера 23 схеми керування, в якій реалізовано прототип, виходить прогноза 21 і одиничний " 1 " сигнал зі схеми парноіз ладу при виникненні часової похибки в одному із сті 20 У другому випадку цифровий лічильний розрядів багаторозрядного цифрового лічильного канал 1 переходить у стан 1111000000 замість каналу В умовах дії завад не працюють навіть 1011000000 У момент часу tj спрацьовує схема сучасні процесори (CPU Thunderbird -1100, Penпарності 19, оскільки на и перший та другий входи tium III 1000/133/256k FCPGA, Celeron -800) При надходять різні сигнали ВІДПОВІДНО ОДИНИЧНИЙ " 1 " виникненні часових похибок у лічильнику команд сигнал з лічильного тригера 23 схеми прогноза 21 не формується задана часова ПОСЛІДОВНІСТЬ підта нульовий "0" зі схеми парності 20 ключення функціональних блоків процесора ЦифСигнал, який з'являється на виході 47, у момент часу І2 установлює в нульовий "0" стан цифровий лічильний канал 1 Сигнал, який з'являється на виході 48, у момент часу t3 дозволяє роботу групи схем І 5 При цьому код працездатного лічильного каналу 2 переписується в перший лічильний канал 1, де Ь - затримка керуючого сигналу на виході 47 схеми контроля 3 відносно початку вхідного сигналу (фіг 2 - 0 , 2-59), t3 - затримка керуючого сигналу на виході 48 схеми контроля 3 відносно початку вхідного сигналу (фіг 2 - 0 , 2-59), ti < t 2 < t 3 < U Сигнал, який з'являється на виході 51, забороняє проходження виходного коду непрацездатного цифрового лічильного каналу 1 через групу схем І 14 та групу схем АБО 7, яка формує поточний стан цифрової системи керування Таким чином, до надходження наступного сигналу з генератора 9 поточний стан каналу 1 буде відновлено і поточні стани каналів 1, 2 будуть однакові При наявності часової похибки в цифровому лічильному каналі 2 його стан буде відновлено по стану працездатного цифрового лічильного каналу 1 При цьому схема контроля 4 на виході 49 виробляє сигнал, який у момент часу Ь установлює в рова система керування, в якій реалізовано запропонований пристрій, працює в умовах дії завад При виникненні часової похибки в одному із розрядів цифрового лічильного каналу його поточний стан відновлюється по поточному стану працездатного цифрового лічильного каналу Відновлення поточного стану цифрового лічильного каналу проводиться з частотою виникнення часових похибок, якщо часова похибка виникає тільки в одному із двох лічильних каналів у поточний момент часу В ІЕД НАН України виготовлено макет цифрової системи керування Технічна документація на винахід виконана на рівні ескізних креслень, які дозволяють відтворити запропоновану цифрову систему керування Література 1 Лазарев В Г , Пийль Е И Синтез управляющих автоматов - М Энергия,1970 -400с с илл 2 Клямко Э И Схемный и тестовый контроль автоматических цифровыхвычислительных машин - М Сов радио, 1963 -192с 3 Ричарде Р К Арифметические операции на цифровых вычислительныхмашинах - М ИЛ , 1957 -458с 4 Мелешко Е А Интегральные схемы в наносекундной ядерной электронике -Изд 2-е, доп М Атомиздат, 1978, -216с 19 20 62024 Фіг.1 59 — — — mmm I —— 45 1 —— •a • • —n 44 51 — 47 1 1 1 48 52 49 50 1 46 t l її t3 і t l t213 to . ' 1 1 ri Фіг. 2 t 1 yt 1 1 1 . 21 62024 22 51 t * 45 21 СХЕМА ПРОГНОЗА СХЕМА ! ПАРНОСТІ формує переходу ПЕРЕХОДУ НЕПАРНИХ 3-го розряду ЇЮЗКШИВ формувач переходу 7-го розраду СХЕМА ПАРНОСТІ З СХЕМА КОНТРОЛЯ Фіг.З 55 ФОРМУВАЧ ПЕРЕХОДУ НЕПАРБИХ ФОРМУВАВ TTFPF ХОЛУ 5-го РОЯРЯЛУ РОЗРДДШ ІФОРМУВАЧІ ПЕРЕХОДУ 54 ФОРМУВАЧ ПЕРЕХОДУ 3-го РОЗРДД ФОРМУВАЧ ПЕРЕХОДУ Фіг. 4 Комп'ютерна верстка С Волобуев Підписано до друку 06 10 2003 Тираж39 прим Міністерство освіти і науки України Державний департамент інтелектуальної власності, Львівська площа, 8, м Київ, МСП, 04655, Україна ТОВ "Міжнародний науковий комітет", вул Артема, 77, м Київ, 04050, Україна