Операційний пристрій рім-системи

1. Операційний пристрій РІМ-системи, що містить блок пам'яті, набір вхідних регістрів, комутатор вхідних даних, набір помножувачів, набір проміжних регістрів, перший вихідний комутатор, набір вихідних регістрів, першу схему обробки знаків, два вхідні комутатори, причому виходи помножувачів з'єднані з входами відповідних проміжних регістрів, другі виходи проміжних регістрів з першого по четвертий з'єднані з другим, третім, четвертим та п'ятим входами першого вхідного комутатора, другі виходи проміжних регістрів з п'ятого по восьмий з'єднані з другим, третім, четвертим та п'ятим входами другого вхідного комутатора відповідно, вихід першого вихідного комутатора з'єднаний з входом третього вихідного регістра, який відрізняється тим, що в нього введені чотири восьмирозрядні суматори, два шістнадцятирозрядні суматори, друга схема обробки знаків, три схеми керування переносом, два проміжні комутатори, два вихідних комутатори, комутатор вихідних даних, причому виходи стовпців пам'яті з'єднані з входами вхідного комутатора, виходи якого з'єднані з входами вхідних регістрів і входами проміжних регістрів, третій вихід проміжних регістрів з'єднаний з першим виходом пристрою, виходи першого та другого вхідних регістрів з'єднані з входами першого помножувача, виходи третього і четвертого вхідних регістрів з'єднані з входами другого помножувача, виходи п'ятого і шостого вхідних регістрів з'єднані з входами третього помножувача, виходи сьомого і восьмого вхідних регістрів з'єднані з входами четвертого помножу 2 (19) 1 3 88666 4 третім входами другого шістнадцятирозрядного десятирозрядні суматори, три дванадцятирозрядні суматора відповідно, другий вихід з'єднаний з друсуматори, вихідний регістр, який відповідає парі гим входом першого шістнадцятирозрядного сумапроміжних регістрів пристрою, причому вихід пертора, другий вхід другого шістнадцятирозрядного шого вхідного регістра з'єднаний з першими вхосуматора з'єднаний з другим виходом першого дами десятирозрядних суматорів, перший і другий вихідного комутатора, перший вихід другого шіствиходи другого вхідного регістра з'єднані з другим і надцятирозрядного суматора з'єднаний з першим третім входами першого десятирозрядного сумавходом другого вихідного комутатора, другий вихід тора, третій і четвертий виходи другого вхідного з'єднаний з другим входом третьої схеми керуванрегістра з'єднані з другим і третім входами другого ня переносом, вихід якої з'єднаний з третім входом десятирозрядного суматора, п'ятий і шостий вихопершого шістнадцятирозрядного суматора, перди другого вхідного регістра з'єднані з другим і ший вихід другого вихідного комутатора з'єднаний третім входами третього десятирозрядного сумаз входом третього і четвертого вихідних регістрів, тора, сьомий і восьмий виходи другого вхідного другий вихід з'єднаний з входами п'ятого і шостого регістра з'єднані з другим і третім входами четвервихідних регістрів, перший вихід третього вихіднотого десятирозрядного суматора, вихід першого го комутатора з'єднаний з входом сьомого вихіднодесятирозрядного суматора з'єднаний з першим го регістра, другий вихід з'єднаний з входом п'ятовходом першого дванадцятирозрядного суматора, го вихідного регістра, виходи восьми вихідних другий вхід якого з'єднаний з виходом другого дерегістрів з'єднані з входом вихідного комутатора, сятирозрядного суматора, вихід третього десятиперший вихід якого з'єднаний з другим виходом розрядного суматора з'єднаний з першим входом пристрою, другий вихід з'єднаний з першим входругого дванадцятирозрядного суматора, другий дом другого вхідного комутатора, входи стовпців вхід якого з'єднаний з виходом четвертого десятипам'яті з'єднані з входами вхідних даних пристрою, розрядного суматора, вихід першого дванадцятикеруючий вхід пристрою "Код операції" з'єднаний з розрядного суматора з'єднаний з першим входом входом, що керує, вхідного комутатора, з п'ятими третього дванадцятирозрядного суматора, другий входами схем обробки знаків, першими входами вхід якого з'єднаний з першим виходом другого схем керування переносом, четвертими входами дванадцятирозрядного суматора, другий вихід проміжних комутаторів, другими входами вихідних якого з'єднаний з другим входом вихідного регісткомутаторів і комутатора вихідних даних. ра, перший вхід якого з'єднаний з виходом третьо2. Пристрій за п. 1, який відрізняється тим, що го дванадцятирозрядного суматора, вихід вихідноблок множення містить два вхідні регістри, які відго регістра з'єднаний з виходом пристрою, входи повідають парі вхідних регістрів пристрою, чотири вхідних регістрів з'єднані з входами пристрою. Пропонований винахід відноситься до області обчислювальної техніки, зокрема, до пристроїв обробки інформації, що суміщають функції зберігання і обробки даних. Прагнення розробників підвищити швидкодію обчислювальних пристроїв, побудованих по класичній архітектурі, що містять процесор, пам'ять і шини обміну даними, натрапляють на бар'єр, пов'язаний з обмеженими можливостями інтерфейсу процесор-пам'ять. Ці обмеження пояснюються обмеженою смугою пропускання інтерфейсу. Успіхи в розвитку мікроелектроніки зробили можливою інтеграцію на одному кристалі схем обробки і зберігання інформації і таким чином частково зняти обмеження пов'язані з шириною смуги пропускання інтерфейсу. Така архітектура побудови обчислювальних систем отримала назву архітектури типу "процессор-в-пам'яті" ("Processor-in-memory" - РІМ). РІМсистеми є в даний час однією з найефективніших архітектур комп'ютерних систем, оскільки встановлюють баланс між часом обробки даних і часом доступу до пам'яті за цими даними. Щільне розміщення на чіпі широкого арифметико-логічного пристрою з блоком пам'яті дозволяє отримати малий час очікування доступу к даним. Велику ефективність такі структури показують на завданнях, пов'язаних з обробкою зображень, побудови гістограм, векторно-матричних обчислень. Особливості приведених вище обчислень дозволяють будувати високоефективні оброблювальні пристрої на основі РІМ-систем. Проте, з урахуванням того, що розмірності вирішуваних задач і необхідні швидкості обчислень постійно зростають, необхідність в побудові високоефективних оброблювальних пристроїв, що працюють з числами різної розрядності і побудованих за технологією РІМ-систем є надзвичайно актуальною. Відомий патент US №5.396.641, G06F13/00 від 7.03.1995, "Reconfigurable memory processor". Основними елементами пристрою є множина однобітних процесорів, зв'язаних через конвеєрний регістр і схему виправлення одиночної помилки і визначення подвійної з масивом пам'яті. Пристрій також включає первинні селекторні засоби, що підключають виводи пристроїв пам'яті з входами процесорів; вторинні селекторні засоби, засоби декодування для керування селекторними пристроями. Однобітний процесорний елемент виконує функції додавання, переносу й порівняння рядків. До недоліків пристрою слід віднести його низьку швидкодію, що обумовлено побітовою обробкою інформації, особливо це стосується виконання операції множення, на що потрібне велике число циклів роботи пристрою. Відомий патент EU WO 03/088033 А1, G06F7/38; G06F7/52 від 23.10.2003 "Multiplierbased processor-in-memory architectures for image and graphics processing". Даний пристрій включає 5 88666 6 Пристрій за наявності 4-х Пе може паралельно пам'ять з довільним доступом на N стовпців і аривиконати чотири вказані операції, причому додафметико-логічний пристрій (АЛУ) з'єднаний з N вання/вирахування виконується за один такт, а стовпцями. АЛУ має Μ помножувачів здатних помноження за два такти. множити два Ν/Μ бітні числа і суматори для додаОперації додавання/вирахування 16-ти і 32-х вання результатів з виходів помножувачів. У патерозрядних чисел виконуються також з використаннті наголошується, що для М=2, арифметикологічний пристрій містить два помножувачі чисел ням Пе1¸Пе4 із залученням ланцюгів переносу між Ν/2 з відповідним щаблем суматорів для підсумоними. вування часткових результатів, отриманих помноОперації множення 16-ти і 32-х розрядних чижувачами. У цих АЛУ проводиться підсумовування сел виконуються з використанням комутаційної Ν-розрядних чисел шляхом множення пар чисел мережі, 64-бітового швидкого суматора, мультина 1 і додавання їх в суматорах. Обчислювальна плексора і результат записується в 64-х розрядний пам'ять в цьому пристрої містить множину груп по вихідний регістр. При виконанні даних операцій N стовпців і множину АЛУ, причому одне АЛУ на виробляється декомпозиція співмножників на 8-ми одну групу з N стовпців, крім того, для виконання розрядні складові з формуванням часткових добуоперацій над числами більш ніж N розрядів і маттків в процесорних елементах Пе1¸Пе4 з подальрично-векторних операцій пристрій має вторинну шим їх підсумовуванням в 64-х розрядному швидоброблювальну логіку, що полягає для випадку, кому суматорі. Склад блоків і зв'язків між ними коли число груп дорівнює 4, два мультиплексори і забезпечують виконання цілочисельних операцій три 16-розрядні суматори. додавання/вирахування і множення даних різної До недоліків пристрою слід віднести недостатрозрядності (від 8 до 32). Проте, в завданнях обню швидкодію, обумовлену наявністю помножуваробки графіки, зображень, побудови гістограм і чів N/2 розрядності і лише одного АЛУ на групу з N матрично-векторних операціях істотний об'єм обстовпців. Крім того, пристрій володіє можливістю числень займає операція типу суми парних добутвиконання операції суми парних добутків і матричків, яка на даному пристрої може бути виконана но-векторних операцій лише при об'єднанні декілише із залученням додаткового устаткування і лькох груп з N стовпців пам'яті. забезпечення його додатковими зв'язками. Тому Найбільш близьким по функціональним можданий пристрій володіє недостатніми функціоналивостям і складу блоків до пропонованого винальними можливостями для завдань вказаного клаходу є пристрій описаний в доповіді "Cost-Effective су. Крім того, використання як процесорних елеLow-Power Processor-in-memory-based ментів пристроїв побудованих на основі Reconfigurable Datapath for Multimedia Applications". помножувачів N/2 розрядності вимагає для викоInternational Symposium on Low Power Electronics нання операції множення двох N- розрядних чисел and Design. 2005. Proceedings of ISLPED'2005 pp. 2 такти роботи пристрою, що знижує загальну 161-166. Marco Lanuzza, Martin Margala, Pasguake швидкодію пристрою. Corsonello. San Diego. CA. USA. У основу винаходу покладено завдання ствоДо складу даного пристрою входять: блок парення пристрою з розширеними функціональними м'яті RAM, 8-ми розрядні вхідні регістри А1¸А4, 8можливостями, а саме, виконання операції суми ми розрядні регістри зсуву В1¸В4, диспетчер опепарних добутків над цілочисельними даними з розрядністю 8 і 16 розрядів за рахунок введення рандів, чотири процесорні елементи Пе1¸Пе4, нових функціональних елементів і структурних побудованих на основі помножувачів N/2, тригер змін, а також підвищення швидкодії пристрою за запам'ятовування переносу і набір мультиплексорахунок використання повнорозрядних помножурів задаючих вхідний сигнал на входи переносу вачів Ν´Ν, де N=8. процесорних елементів, 64-х розрядний конвеєрТехнічне завдання вирішується пристроєм, до ний регістр, комутаційна мережа на основі мульскладу якого входять: блок пам'яті 1, набір вхідних типлексорів, 64-х розрядний, швидкий що розділяється на частини Brent-Kung суматор, схема регістрів 3-1¸3-8, комутатор вхідних даних 2, набір обробки знаків, нормализатор, мультиплексор і 64помножувачів 4-1¸4-4, набір проміжних регістрів 5х розрядний вихідний регістр. Процесорні елемен1¸5-8, чотири 8-ми розрядних суматора, два вхідні ти пристрою побудовані на основі двох помножукомутатори 6-1 і 6-2, два 16-ти розрядних суматовачів 4x4, чотирьох 4-х розрядних суматорів, трьох ра 11-1 і 11-2, дві схеми обробки знаків 9-1 і 9-2, 4-х розрядних регістрів і додаткових логічних лантри схеми керування переносом 12-1, 12-2 і 12-3, цюгів для множення 8-ми розрядних чисел. Мнодва проміжні комутатори 7-1 і 7-2, три вихідні коження двох 8-ми розрядних чисел на цих помномутатора 8-1, 8-2 і 8-3, комутатор вихідних даних жувачах відбувається за два такти роботи 14, причому виходи стовпців пам'яті 1 з'єднані з пристрою. Дані для виконання операцій зчитуютьвходами вхідного комутатора 2, виходи якого з'єдся з блоку пам'яті паралельно у всі вісім вхідні нані з входами вхідних регістрів 3-1¸3-8 і входами регістри А1-А4 і В1-В4 проміжних регістрів 5-1¸5-8, виходи помножувачів При роботі з цілими числами пристрій виконує 4-1¸4-4 з'єднані з входами відповідних проміжних операції додавання/вирахування, множення над регістрів 5-1¸5-8, другі виходи проміжних регістрів числами розрядності 8, 16 і 32. 5-1¸5-4 з'єднані з 2, 3, 4 і 5 входами першого вхідОперації додавання/вирахування і множення ного комутатора 6-1, другі виходи проміжних регіс8-ми розрядних чисел виконуються за допомогою трів 5-5¸5-8 з'єднані з 2, 3, 4 і 5 входами другого вхідних регістрів А1¸А4 і В1¸В4, диспетчера операвхідного комутатора 6-2 відповідно, вихід першого ндів, процесорних елементів Пе1¸Пе4 і результат вихідного комутатора 8-1 з'єднаний з входом трезаписується в 64-х розрядний конвеєрний регістр. 7 88666 8 тього вихідного регістра 13-3, вихід 3 проміжних тора 8-2 з'єднаний з входом третього 13-3 і четвертого 13-4 вихідних регістрів, вихід 2 з'єднаний з регістрів 5-1¸5-8 з'єднаний з виходом 1 пристрою, входами п'ятого 13-5 і шостого 13-6 вихідних регісвиходи першого 3-1 і другого 3-2 вхідних регістрів трів, вихід 1 третього вихідного комутатора 8-3 з'єднані з входами першого помножувача 4-1, виз'єднаний з входом сьомого 13-7 вихідного регістходи третього 3-3 і четвертого 3-4 вхідних регістрів ра, вихід 2 з'єднаний з входом п'ятого 13-5 вихідз'єднані з входами другого помножувача 4-2, вихоного регістра, виходи восьми вихідних регістрів ди п'ятого 3-5 і шостого 3-6 вхідних регістрів з'єдз'єднані з входом вихідного комутатора 14, перший нано з входами третього помножувача 4-3, виходи вихід якого з'єднаний з другим виходом пристрою, сьомого 3-7 і восьмого 3-8 вхідних регістрів з'єднадругий вихід з'єднаний з входом 1 другого вхідного но з входами четвертого помножувача 4-4, перші комутатора 6-2, входи стовпців пам'яті 1 з'єднані з виходи першого 5-1, другого 5-2, третього 5-3 і входами вхідних даних пристрою, вхід, що керує четвертого 5-4 проміжних регістрів з'єднані з 1, 2, "Код операції", з'єднаний з керуючим входом вхід3, 4 входами першої схеми обробки знаків 9-1, ного комутатора, з п'ятими входами схем обробки вихід якої з'єднаний з входом 6 першого вхідного знаків, першими входами схем керування перенокомутатора 6-1 і третіми входами першого 10-1 і сом, четвертими входами проміжних комутаторів, другого 10-2 восьмирозрядних суматорів, вхід 1 другими входами вихідних комутаторів і комутатопершого вхідного комутатора 6-1 з'єднаний з вира вихідних даних. ходами першого 13-1 і другого 13-2 вихідних регісДля підвищення швидкодії пристрій використрів, вихід 1 першого вхідного комутатора 6-1 з'єдтовує блок множення, якій у відмінності від протонаний з входом 1 першого проміжного комутатора типу дозволяє виконати повнорозрядне множення 7-1, вихід 2 і вихід 3 першого проміжного комута8-ми розрядних чисел за один такт (команду), при тора 6-1 з'єднані з першими і другими входами цьому помножувач містить два вхідні регістри 15 і першого 10-1 і другого 10-2 восьмирозрядних су16, які відповідають парі вхідних регістрів 3 приматорів відповідно, перший вихід другого 8-ми строю, чотири 10-ти розрядних суматори 17-1¸17розрядного суматора з'єднаний з входом 3 першого проміжного комутатора 7-1 і входом 1 першого 4, три 12-ти розрядних суматори 18-1¸18-3, вихідвихідного комутатора 8-1, другий вихід з'єднаний з ний регістр 19, який відповідає парі проміжних ревходом 2 першої схеми керування переносом 12-1, гістрів 5 пристрою, причому вихід першого вхідновихід першої схеми керування переносом 12-1 го регістра 15 з'єднаний з входами 1 суматорів 17з'єднаний з входом 4 першого 8-ми розрядного 1¸17-4, виходи 1, 2 другого вхідного регістра 16 суматора 10-1, вихід якого з'єднаний з входом 2 з'єднані з 2, З входами першого 10-ти розрядного першого проміжного комутатора 7-1, вихід 1 і вихід суматора 17-1, виходи 3, 4 другого вхідного регіст2 якого з'єднані з входом 1 і входом 2 першого 16ра 16 з'єднано з 2, 3 входами другого 10-ти розряти розрядного суматора 11-1 відповідно, вихід 3 дного суматора 17-2, виходи 5, 6 другого вхідного з'єднаний з входом 2 другого 16-ти розрядного регістра 16 з'єднані з 2, 3 входами третього 10-ти суматора 11-2, вихід першого 16-ти розрядного розрядного суматора 17-3, виходи 7, 8 другого суматора з'єднаний з входом першого 13-1 і друговхідного регістра 16 з'єднані з 2, З входами четвего 13-2 вхідних регістрів, виходи п'ятого 5-5, шосртого 10-ти розрядного суматора 17-4, вихід пертого 5-6, сьомого 5-7 і восьмого 5-8 проміжних решого 10-ти розрядного суматора 17-1 з'єднаний з гістрів з'єднано з 1, 2, 3, 4 входами другої схеми входом 1 першого 12-ти розрядного суматора 18обробки знаків 9-2, вихід якої з'єднаний з входом 6 1, вхід 2 якого з'єднаний з виходом другого 10-ти другого вхідного комутатора 6-2, вихід 1 якого розрядного суматора 17-2, вихід третього 10-ти з'єднаний з входом 1 другого проміжного комутарозрядного суматора 17-3 з'єднаний з входом 1 тора 7-2, виходи 2 і 3 з'єднані з першими і другими другого 12-ти розрядного суматора 18-2, вхід 2 входами третього і четвертого 8-ми розрядних якого з'єднаний з виходом четвертого 10-ти розрясуматорів відповідно, третій вхід цих суматорів дного суматора 17-4, вихід першого 12-ти розрядз'єднаний з виходом другої схеми обробки знаків ного суматора 18-1 з'єднаний з входом 1 третього 9-2, перший вихід четвертого 8-ми розрядного су12-ти розрядного суматора 18-3, вхід 2 якого з'єдматора 10-4 з'єднаний з входом 3 другого проміжнаний з виходом 1 другого 12-ти розрядного суманого комутатора 7-2 і входом третього вихідного тора 18-2, вихід 2 якого з'єднаний з входом 2 вихікомутатора 3-3, другий вихід з'єднаний з другою дного регістра 19, вхід 1 якого з'єднаний з виходом схемою керування переносом 12-2, вихід якої з'єдтретього 12-ти розрядного суматора 18-3, вихід наний з входом 4 третього 8-ми розрядного сумавихідного регістра 19 з'єднаний з виходом притора 10-3, вихід якого з'єднаний з входом 2 другого строю, входи вхідних регістрів 15 і 16 з'єднані з проміжного комутатора 7-2, вихід 1 і 3 якого з'єдвходами 1 і 2 пристрою. нані з входом 1 і 3 другого 16-ти розрядного сумаПриведений вище опис блоків і зв'язків дозвотора 11-2 відповідно, вихід 2 з'єднаний з входом 2 ляє пристрою, що заявляється, окрім операцій першого 16-ти розрядного суматора 11-1, другий цілочисельної арифметики над 8, 16, 32 розрядвхід другого 16-ти розрядного суматора 11-2 з'єдними числами виконати операцію суми парних наний з виходом 2 першого вихідного комутатора добутків над 8, 16 розрядними числами, яка є ос8-1, вихід 1 другого 16-ти розрядного суматора 11новоположною при обробці графіки, зображень і 2 з'єднаний з першим входом другого вихідного при матрично-векторних операціях, тому відмітні комутатора 8-2, вихід 2 з'єднаний з входом 2 треознаки пристрою, що заявляється, є істотними і тьої схеми керування переносом 12-3, вихід якої дозволяють досягти поставленої мети. з'єднаний з входом 3 першого 16-ти розрядного Схема пристрою, що заявляється, представсуматора 11-1, вихід 1 другого вихідного комуталена на Фіг.1. Вона наведена для випадку, коли 9 88666 10 пеню і, або подають на вихід 1 пристрою, або блок пам'яті 1 містить Μ стовпців, де М=8, при надходять для подальшої обробки в другий стуцьому кількість помножувачів в пристрої дорівнює пінь пристрою. М/2=4. Блок пам'яті 1 в цьому випадку міститиме Другий ступінь пристрою призначений для вивісім 8-розрядних стовпців, а глибина пам'яті L конання арифметичних операцій додаванвизначається можливостями застосовуваної техня/вирахування операндів різної розрядності, донології виконання пристрою. Комутатор вхідних давання часткових добутків сформованих в даних 2 має вісім 8-розрядних входів і вісім 8першому ступені для отримання остаточного рерозрядних виходів. Загальне число вхідних регістзультату множення 16-ти і 32-х розрядних чисел, рів 3-1¸3-8 в цьому випадку дорівнює 8 і їх розряотримання остаточного результату операції суми дність відповідає 8-им операндам. Розрядність парних добутків чисел різної розрядності. паралельних помножувачів 4-1¸4-4 на два інфорДля керування вхідними даними, які надходять маційні входи і один вихід рівна 8 і їх кількість вив другий ступінь операційного пристрою з регістрів значають як М/2=4 і вони виконують операцію пов5-1¸5-8 використовують вхідні комутатори 6-1 і 6-2, норозрядного множення 8¸8 за один такт. Виходи при цьому комутатор 6-1 управляє даними, що помножувачів підключені на входи восьми 8надходять з регістрів 5-1¸5-4, а комутатор 6-2 розрядних проміжних регістрів 5-1¸5-8. Приведені даними з регістрів 5-5¸5-8. Залежно від типу опевище блоки утворюють перший ступінь обробки. рації, знаків операндів, сигнали яких обробляютьДругий ступінь містить: два вхідних комутатори 6-1 ся схемами обробки знаків 9-1 і 9-2, комутатори і 6-2 на 5 інформаційні входів 1¸5 і 3 інформаційні формують вхідні дані для суматорів 10-1¸10-4. виходи 1¸3, двох проміжних комутаторів 7-1 і 7-2 Суматори 10-1¸10-4 використовують для отриманна 3 інформаційні входи 1¸3 і 2 інформаційні виня результату операцій додавання/вирахування 8ходи 1 і 2, трьох вихідних комутаторів 8-1, 8-2 і 8-3 ми і 16-ти розрядних операндів, при цьому при на один інформаційний вхід і два інформаційні підсумовуванні 16-ти розрядних операндів за довиходи 1 і 2, дві схеми обробки знаків операндів 9помогою схем керування переносом 12-1 і 12-2 1 і 9-2 на чотири інформаційні входи 1¸4 і один суматори 10-1 і 10-2, 10-3 і 10-4 об'єднують в 16-ти вихід, два восьмирозрядні суматори 10-1, 10-3 на розрядні суматори відповідно. Таким чином, за 4 інформаційні входи 1¸4 і один інформаційний допомогою суматорів 10-1¸10-4 можна виконати вихід, два восьмирозрядні суматори 10-2, 10-4 на паралельно 4 операції додавання 8-ми розрядних 3 інформаційні входи 1¸3 і два інформаційні вихочисел або дві операції додавання 16-ти розрядних ди 1 і 2, два 16-ти розрядні суматори 11-1 на три чисел. інформаційні входи 1, 2 і 3 і один інформаційний Комутатори 7-1 і 7-2 залежно від сигналу вихід і 11-2 на три інформаційні входи і два інфоруправління на вході 4 здійснюють подачу даних на маційні виходи, три схеми керування переносом входи суматорів 11-1 і 11-2 або з виходів сумато12-1, 12-2 і 12-3 з одним інформаційним входом і рів 10-1 і 10-2, 10-3 і 10-4, або з виходу комутатоодним інформаційним виходом, вісім 8-ми розрядрів 6-1 і 6-2, відповідно. Суматори 11-1 і 11-2 форних вихідних регістрів 13-1¸13-8, причому регістри мують результати операцій при додаванні 32-х 13-3, 13-5, 13-6 і 13-7 є регістри зсуву і комутатор розрядних чисел, множенні 16-ти і 32-х чисел, вихідних даних 14 на два інформаційні входи і два операції суми парних добутків 8-ми і 16-ти розрядінформаційні виходу. Всі комутатори, схеми керуних чисел. Схема керування переносом 12-3 слування переносом і схеми обробки знаків мають жить для об'єднання двох 16-ти розрядних сумавходи, що управляють, які з'єднані з входом "Код торів 11-1 і 11-2 в один 32-х розрядний суматор, операції" пристрою. який формує 32-х розрядну суму, результат опеПризначення блоків пристрою наступне: блок рації множення 16-ти і 32-х розрядних чисел, репам'яті 1 призначений для зберігання вхідних опезультат операції суми парних добутків 16-ти розрандів пристрою, причому дані можуть зчитуватирядних чисел. Комутатор 8-1 з виходу 1 здійснює ся одночасно у всіх восьми стовпцях блоку пам'яті, запис вихідних даних з суматора 10-2 у вихідний комутатор вхідних даних 2 залежно від типу оперегістр 13-3, або передає їх на вхід 2 суматора 11рації здійснює запис вхідних операндів в ті або 2. Комутатор 8-2 записує вихідні дані з виходу суінші вхідні регістри 3-1¸3-8 першого ступеню опематора 11-2 або у вихідні регістри 13-5 і 13-6 при раційного пристрою, або в проміжні регістри 5-1¸5операції множення 16-ти розрядних чисел, або в 8. Перша ступінь призначена для виконання оперегістри 13-3 і 13-4 при операції множення 32-х рації множення, при цьому вона формує або остарозрядних чисел. Комутатор 8-3 записує вихідні точний результат, якщо розрядність вхідних опедані з виходу суматора 10-4 у вихідний регістр 13рандів дорівнює 8 і менш, або формує часткові 7 при додаванні 8, 16 розрядних чисел, множенні добутки операції множення, якщо розрядність опе8, 16 розрядних чисел, операції суми парних добурандів дорівнює 16 або 32 розряди. тків або в регістр 13-5 при множенні 32-х розрядДля виконання операції множення застосовані них чисел. У вихідні регістри 13-1¸13-8 записують чотири 8-ми розрядні що працюють паралельно результати виконання всіх операцій, окрім мнопомножувачі 4-1¸4-4. При цьому за допомогою цих ження 8-ми розрядних чисел, причому регістри 13помножувачів можна виконати або чотири мно3, 13-5¸13-7 є регістрами зсуву, для того, щоб ження восьмирозрядних чисел, або сформувати розмістити вихідні розряди результату у відповідну часткові добутки двох пар 16-ти розрядних чисел, позицію. або сформувати часткові добутки двох 32-х розряНа Фіг.2 представлена схема помножувача, дних чисел. Результати операції множення зберіщо виконує операцію множення двох 8-ми розрядгають в проміжних регістрах 5-1¸5-8 першого сту 11 88666 12 ходу 2 комутатора 6-1 надходять на перші входи них чисел за один такт (команду). У його склад суматорів 10-1 і 10-2 відповідно. На другі входи входять: вхідні регістри 15 і 16, які є частиною вхіцих суматорів надходять значення операндів з дних регістрів всього пристрою, чотири 10-ти розтретього виходу комутатора 6-1, на 4 і 5 входи рядні суматора 17-1¸7-4 на три інформаційні вхоякого надходять операнди з регістрів 5-3 і 5-4. Суди і один інформаційний вихід, три 12-ти розрядні матори 10-3 і 10-4 працюють аналогічно суматосуматора 18-1¸18-3, суматори 18-1, 18-3 на два рам 10-1 і 10-2. На їх входи 1 і 2 з виходів 2 і З коінформаційні входи і один інформаційний вихід, мутатора 6-2 надходять відповідні значення пар 18-2 на два інформаційні входи і два інформаційні доданків з регістрів 5-5 і 5-6, 5-7 і 5-8. З виходу виходи, вихідний регістр 19, який в даному випадсуматора 10-1 результат операції додавання надку є частиною проміжних регістрів пристрою. Блоки ходить на вхід 2 комутатора 7-1 і з його першого помножувача мають наступне призначення: у вхідвиходу через суматор 11-1, на вході 2 якого 0, зані регістри 15 і 16 записують вхідні дані, а саме, в писується у вихідний регістр пристрою 13-1. Ре15 - множене, в 16 - множник. У суматори 17-1¸17зультат операції з виходу суматора 10-2 надхо4 надходять розряди множеного на вхід 1 і відбудить на перший вхід комутатора 8-1 і з його вається формування часткових добутків операції першого виходу записується у вихідний регістр 13під впливом розрядів множника що надходять на 2 3 пристрої. З виходу суматора 10-3 результат опеі 3 входи цих суматорів. Суматори проводять підрації надходить на другий вхід комутатора 7-2 і сумовування пари часткових добутків зрушених далі з його першого виходу через суматор 11-2 з один щодо одного на один розряд. У суматорах виходу 2 комутатори 8-2 записується у вихідний 18-1 і 18-2 відбувається підсумовування результарегістр 13-5 пристрою. З першого виходу суматора тів з виходів 17-1 і 17-2, 17-3 і 17-4 відповідно із 10-4 результат операції надходить на перший вхід зсувом один щодо одного на два розряди. Сумакомутатора 8-3 із його першого входу записується тор 18-3 підсумовує 12-ти розрядні дані з виходу у вихідний регістр 13-7 пристрою. Таким чином, 18-1 і старші 8 розрядів з виходу 1 суматора 18-2, одночасно в регістрах 13-1, 13-3, 13-5, 13-7 буде причому ці 8-м розрядів надходять в молодші роззаписаний результат операції додавання чотирьох ряди 18-3. Чотири молодші розряди суми з виходу пар 8-ми розрядних чисел. 2 суматори 18-2 записують в 4 молодших розряди Операція вирахування 8-ми розрядних чисел. регістра 19. Результат підсумовування з виходу При виконанні даної операції будемо вважати, 18-3, що представляє собою старші 12 розрядів що числа зберігають в блоці пам'яті 1 в прямому операції множення, записують у вихідний регістр коді і старший розряд є знак числа. Виконання ж 19. самої операції відбувається в додатковому коді, Операції операційного пристрою РІМ-системи. для чого в структурі пристрою передбачені відпоОпераціями операційного пристрою РІМвідні блоки і зв'язки. Так само як і при операції досистеми є операції цілочисельного додавандавання, операнди зчитують з блоку пам'яті 1 і за ня/вирахування, множення 8-ми, 16-ти і 32-х роздопомогою вхідного комутатора 2 записують в рядних чисел, суми парних добутків 8-ми і 16-ти проміжні регістри першого ступеня пристрою. Перозрядних чисел. При чому, на відміну від проторша пара операндів в регістри 5-1 і 5-2, друга - в 5типу помножувачі першого ступеня пристрою ви3 і 5-4, третя - 5-5 і 5-6, четверта - в 5-7 і 5-8. При конують тільки операцію множення 8-ми розрядних виконанні даної операції знакові розряди чисел з чисел, що є базовою при виконанні решти операрегістрів 5-1, 5-2, 5-3 і 5-4 і сигнал типу операції цій. Для операцій типу додавання/вирахування надходять на 1, 2, 3, 4 і 5 входи першої схеми обцілочисельних даних різної розрядності викорисробки знаків операндів 9-1. Значення знакових товують суматори другого ступеня. сигналів з регістрів 5-5, 5-6, 5-7 і 5-8 і той же сигОперації множення 16-ти, 32-х розрядних чинал типу операції надходять на 1, 2, 3, 4 і 5 входи сел і суми парних добутків 8-ми і 16-ти розрядних другої схеми обробки знаків операндів 9-2. Залежчисел проводять за допомогою помножувачів і но від значень знаків операндів і типу операції суматорів обох ступенів операційного пристрою. схеми обробки знаків 9-1 і 9-2 виробляють керуючі Операція додавання 8-ми розрядних чисел. сигнали на виході, які надходять на входи 6 комуПропонований пристрій дозволяє одночасно таторів 6-1 і 6-2. Залежно від значення керуючого складати чотири пари 8-ми розрядних чисел. Песигналу на входах 6 комутаторів 6-1 і 6-2 значення редбачається, що початкові доданки зберігаються операндів з регістрів 5-1¸5-8 буде зчитуватися або в сусідніх стовпцях блоку пам'яті 1. При виконанні з прямих, або з інверсних виходів тригерів. Таким даної команди початкові числа одночасно зчитучином відбувається перетворення чисел в зворотють у всіх восьми стовпцях пам'яті і за допомогою ний код. Крім того, з керуючого виходу схем 9-1 і 9вхідного комутатора 2 пари доданків записують в 2 в молодший розряд відповідних суматорів подапроміжні регістри операційного пристрою, першу ється 1, для виконання операції вже в додаткових пару операндів записують в регістрах 5-1 і 5-2, кодах. З виходів суматорів 10-1, 10-2, 10-3 і 10-4 друга - 5-3 і 5-4, третя - 5-5 і 5-6 і четверта - 5-7 і 5результат операції за допомогою комутаторів 7-1, 8. 8-1, 7-2 і 8-2 відповідно записують так само, як і З виходів регістрів 5-1¸5-4 значення операндів при операції додавання у вихідні регістри 13-1, 13надходять на інформаційні входи 2, 3, 4 і 5 комута3, 13-5, 13-7. тора 6-1 відповідно, а з виходів регістрів 5-5¸5-8 Операція додавання/вирахування 16-ти розна інформаційні входи 2, 3, 4 і 5 комутатора 6-2. рядних чисел. Під управлінням керуючого сигналу з виходу схеми При виконанні даної операції 16-ти розрядні обробки знаків 9-1 що подается на вхід 6 комутаоперанди зчитують з блоку пам'яті 1 і за допомотора 6-1 вхідні операнди з регістрів 5-1 і 5-3 з ви 13 88666 14 гою вхідного комутатора 2 записують в регістри 5комутатори 7-2 надходять на вхід 2 суматора 11-1. Для того, щоб суматори 11-1 і 11-2 могли виконати 1¸5-8, при цьому перший операнд зберігається в 32-х розрядну операцію, їх об'єднують схемою регістрах 5-1 і 5-2, другий - в 5-3 і 5-4, третій - в 5-5 керування переносом 12-3, яка під керуванням і 5-6, четвертий - в 5-7 і 5-8. Сигнал типу операції сигналу на вході 1 дозволяє розповсюдити перенадходить на вхід 5 схем обробки знаків 9-1 і 9-2. нос з виходу 2 старшого розряда суматора 11-2 на На 1 і 3 входи цих схем надходять значення знавхід 3 суматора 11-1, тобто в його молодший розкових розрядів операндів. Залежно від значень ряд. Результат додавання молодших розрядів з цих сигналів схеми 9-1 і 9-2 виробляють на своїх першого виходу суматора 11-2 надходить на первиходах керуючий сигнал, що надходить на входи ший вхід комутатора 8-2 і з його першого виходу 6 комутаторів 6-1 і 6-2. Під впливом даного сигна16-ти розрядний результат записують у вихідні лу з виходів регістрів 5-1 і 5-2 зчитуються значення регістри 13-3 і 13-4. З виходу суматора 11-1 16-ти першого 16-ти розрядного операнда з прямих, або розрядний результат записують у вихідні регістри з інверсних виходів і через входи 2 і 3 комутатори 13-1 і 13-2. Таким чином, в регістрах 13-1¸13-4 6-1 і його другий вихід подають на перші входи суматорів 10-1 і 10-2. Значення другого 16-ти роззберігають 32-х розрядне значення результату рядного операнда також або з прямих, або з інвеоперації. рсних виходів надходить на входи 4 і 5 комутатора Операція множення 8-ми розрядних чисел. 6-1 і далі з третього його виходу подають на другі При виконанні даної операції 8-ми розрядні входи суматорів 10-1 і 10-2. операнди зчитують кожен з свого стовпця пам'яті 1 Аналогічно, для другої пари операндів, що і за допомогою вхідного комутатора 2 поміщають у зберігаються в регістрах 5-5 і 5-6, 5-7 і 5-8 за довхідні регістри першого ступеня пристрою 3-1 ¸3-8. помогою комутатора 6-2 формують вхідні дані на Першу пару співмножників зберігають в регістрах перших і других входах суматорів 10-3 і 10-4. 5-1 і 5-2, друга - 5-3 і 5-4, третя - 5-5 і 5-6, четверта Для забезпечення додавання 16-ти розрядних - 5-7 і 5-8. З виходів регістрів операнди 8-ми розоперандів суматори 10-1 і 10-2, 10-3 і 10-4 за дорядним кодом надходять на 1 і 2 входи відповідних помогою схем керування переносом 12-1 і 12-2 помножувачів 4-1¸4-4. З виходів помножувачів 16об'єднують в 16-ти розрядні суматори. Для цього ти розрядні результати операції надходять на вхона входи 1 схем 9-1 і 9-2 подають сигнал типу опеди проміжних регістрів 5-1¸5-8, причому старші 8 рації, що дозволяє переносу із старших розрядів розрядів записують в регістри 5-1, 5-3, 5-5 і 5-7, суматорів 10-2 і 10-4 через другі входи схем 12-1 і молодші - в 5-2, 5-4, 5-6 і 5-8. Таким чином, в регі12-2 і їх виходи розповсюдити в молодші розряди страх 5-1 і 5-2 зберігають перший 16-ти розрядний суматорів 10-1 і 10-3 відповідно. Результат операрезультат, в регістрах 5-3 і 5-4 - другий, в регістрах ції з виходів суматорів 10-1 і 10-2 надходить на 2 і 5-5 і 5-6 - третій, в регістрах 5-7 і 5-8 - четвертий. 3 входи комутатора 7-1 і далі з його першого вихоНаявність чотирьох паралельно працюючих поду через вхід 1 і вихід комутатора 11-1 у вигляді множувачів дозволяє пристрою виконати одночас16-ти розрядного числа записують у вихідні регістно чотири операції множення 8-ми розрядних чири 13-1 і 13-2. З виходів суматорів 10-3 і 10-4 ресел. У відмінності від прототипу операція зультат операції надходить на 2 і 3 входи комутавиконується за один такт. тора 7-2 і з його першого виходу через вхід 1 Операції множення 16-ти розрядних чисел. суматора і вихід 1 суматора 11-2, вхід 1 і вихід 2 При виконанні даної операції використовуєтькомутатори 8-2 записують у вихідні регістри 13-5 і ся метод декомпозиції співмножників, коли кожен з 13-6. Таким чином, у вихідних регістрах буде запиних представляється 8-ми розрядними частинами саний одночасно результат операції над двома в наступному вигляді: А=(А1[15:8], А2[7:0]) і В1=(Ві парами 16-розрядних чисел. [15:8], В2[7:0]). Для отримання результату операції Операція додавання/вирахування 32-х розряза допомогою 8-ми розрядних помножувачів необдних чисел. хідно виконати наступні дії: При виконанні операції додавання/вирахування 32-розрядних чисел початкові А´В=А1´В1+А1´В2+А2´В1+А2´В2. операнди з блоку пам'яті 1 за допомогою комутатора 2 поміщають в регістри 5-1¸5-8, при цьому Як наголошувалося вище, для даної операції перший 32-розрядний операнд записується в регівикористовують обидва ступені пристрою і викостри 5-1¸5-4, а другий - в регістри 5-5¸5-8. Керунують в два етапи. На першому етапі перший стування зчитуванням операндів з цих регістрів, як і в пінь формує 16-ти розрядні часткові добутки мопопередніх операціях, здійснюють за допомогою лодших 8-ми розрядів А2 співмножника А і обох схем обробки знаків 9-1 і 9-2. Через 2, 3, 4 і 5 вхочастин В1 і В2 співмножника В і передає їх для підди комутатора 6-1 вміст регістрів 5-1¸5-4 надхосумовування на суматори другого ступеня. Під час дить на перший його вихід і далі на перший вхід підсумовування цих часткових добутків в суматокомутатора 7-1. Вміст регістрів 5-5¸5-8 через 2, 3, рах другого ступеня, в першому ступені помножувачі формують наступну пару 16-ти розрядних 4 і 5 входи комутатора 6-2 з його першого виходу часткових добутків старших 8-ми розрядів А1 співнадходить на перший вхід комутатора 7-2. З пермножника А і обох частин В1 і В2 співмножника В. шого виходу комутатора 7-1 старші 16 розрядів Знов сформовані часткові добутки надходять в першого операнда подають на перший вхід 16-ти другий ступінь і підсумовуються з результатом розрядного суматора 11-1. Молодші 16 розрядів попереднього етапу. першого операнда з виходу 3 комутатори 7-1 надОперанди, що беруть участь в даній операції, ходять на другий вхід 16-ти розрядного суматора зберігають в сусідніх 8-ми розрядних стовпцях 11-2. Старші розряди другого операнда з виходу 2 15 88666 16 же час, як вказувалося вище, у вихідних регістрах блоку пам'яті 1. На першому етапі виконання опе13-1, 13-2 і 13-3 буде сформований результат рації за допомогою вхідного комутатора 2 у вхідні регістри 3-1 і 3-3 записують молодші 8 розрядів А2 (А2´В1)+(А2´В2). Восьмирозрядний код, що зберіспівмножника А, в регістр 3-2 записують старші 8 гається в регістрі 13-3, є 8-м розрядів остаточного розрядів В1 співмножника В, в регістр 3-4 молодші результату і в процесі підсумовування часткових 8 розрядів В2 співмножника В. За допомогою подобутків його зрушують в регістр 13-4, при цьому множувачів 4-1 і 4-2 проводять множення операн13-3 звільняють для прийому наступних 8-ми роздів А2´В1 і Α2´Β2, 16-ти розрядний результати оперядів даних. Для остаточного підсумовування часрації записують в проміжні регістри 5-1 і 5-2, 5-3 і ткових добутків вміст регістрів 5-3 і 5-4 подають на 5-4 відповідно, при цьому в регістрі 5-1 зберігають 4 і 5 входи комутатора 6-1 і далі з його вихода 3 він надходить на другі входи суматорів 10-1 и 10-2. старші 8 розрядів твору А2´В1, у регістрі 5-2 - моНа входи 1 цих суматорів надходять дані з регістлодші 8 розрядів; у регістрі 5-3 старші 8 розрядів рів 13-1 і 13-2 через перший вхід і другий вихід твору А2´В2 , у регістрі 5-4 - молодші 8 розрядів. комутатора 6-11. Ваги розрядів даних що надхоНадалі дані з регістрів 5-1 і 5-2, 5-3 і 5-4 надходять дять на суматори 10-1 і 10-2 співпадають і тому їх в другий ступінь для підсумовування, причому підподають без зсуву у відповідні розряди суматорів. сумовування потрібно проводити із зсувом одного Вихідні дані, що надходять з виходів 2 і 3 комутадоданку щодо другого на 8 розрядів у бік старших тори 6-1 є 16-ти розрядні коди, при цьому 10-1 розрядів. Для здійснення даної операції, дані з 5-1 підсумовує старші 8 розрядів, а суматор 10-2 надходять на другий вхід комутатора 6-1, з 5-2 - на молодші 8 розрядів. Для отримання правильного третій вхід, з 5-3 - на четвертий вхід, з 5-4 - на п'ярезультату операції за допомогою схеми керувантий вхід. На перший вхід комутатора 6-1 надхоня переносом 12-1 суматори об'єднують в один 16дять дані, записані у вихідних регістрах 13-1 і 13-2, ти розрядний суматор. Молодші 8 розрядів суми з на першому етапі значення яких дорівнює 0. Дані виходу суматора 10-2 надходять на вхід 1 комутана входах 4 і 5 комутатора 6-1 з виходу 3 надхотора 8-1 і далі з його першого виходу записують в дять на другі входи суматорів 10-1 і 10-2, на перші регістр, що звільнився, 13-3. Старші 8 розрядів з входи яких подаються дані з першого входу комувиходу 10-1 надходять на вхід 2 комутатори 7-1 і з татора 6-1 через другий його вихід. Таким чином, його другого виходу на другий вхід 11-1 в його мона виході 10-1 і 10-2 буде сформована сума даних, лодших 8 розрядів. На перший вхід 16-ти розрядщо зберігаються в регістрах (5-3, 5-4 )+(13-1, 13-2). ного суматора 11-1 надходять дані з регістрів 5-1 і З виходу суматора 10-2 молодші 8 розрядів суми 5-2 через 2, 3 входи комутатора 6-1 і його перший надходять на вхід 1 комутатора 8-6 і далі з його вихід, перший вхід і вихід комутатора 7-1. В репершого виходу записуються у вихідний регістр зультаті на виході суматора 11-1 будуть сформо13-3. Старші 8 розрядів суми з виходу суматора вані 16 старших розрядів добутку двох 16-ти роз10-1 надходять на вхід 2 комутатори 7-1, на вхід 1 рядних операндів, які записують в регістри 13-1 і якого надходять дані з першого виходу комутатора 13-2. Таким чином, у вихідних регістрах 13-1¸13-4 6-1, що для даної операції підключений до його у наступному порядку буде записаний остаточний входів 2 і 3, а значить до виходів регістрів 5-1 і 5-2. результат операції: у регістрі 13-4 - молодші 8 розЗ виходу 1 комутатора 7-1 16-ти розрядні дані рядів, в регістрі 13-3 - розряди з 9 по 16, в регістрі надходять на перший вхід суматора 11-1, на дру13-2 - розряди 17¸24, у регістрі 13-1 - розряди гий вхід якого надходять дані з виходу 10-1 через другий вхід і другий вихід комутатора 7-1 і далі 25¸32. подаються в 8 молодших розрядів суматора 11-1. Аналогічно обробляють і другу пару 16-ти розТаким чином, здійснюється необхідний для даної рядних операндів за допомогою другої половини операції 8-ми розрядний зсув даних. З виходу сублоків пристрою. При цьому за допомогою комутаматора 11-1 результат підсумовування у вигляді тора 2 молодші 8 розрядів одного співмножника 16-ти розрядного коду записують у вихідні регістри поміщають у вхідні регістри 3-5 і 3-7, а другий 13-1 і 13-2. Таким чином, після першого етапу виспівмножник старшими 8-ми розрядами розташоконання операції у вихідних регістрах 13-1, 13-2 і вується регістрі 3-6, а молодшими 8-ми розрядами 13-3 буде записаний 24-х розрядний код, який відв регістрі 3-8. Помножувачі 4-3 і 4-4 формують повідатиме: (А2´В1)+(А2´В2). першу пару часткових добутків і 16-ти розрядні дані з їх виходів записують у проміжні регістри 5-5 і Під час виконання операцій підсумовування 5-6, 5-7 і 5-8 відповідно. З виходів регістрів 5-7 і 5часткових добутків в другому ступені, паралельно 8 дані надходять через комутатор 6-2 на другі вхов першому ступені відбувається формування часди суматорів 4-3 і 4-4, на перші входи яких податини часткових добутків, що залишилася. Для цьоють дані з вихідних регістрів 13-5 і 13-6 через кого у вхідні регістри 3-1 і 3-3 з блоку пам'яті 1 за мутатори 14 і 6-2. З виходу суматора 10-4 молодші допомогою комутатора 2 записують старші 8 розрозряди результату через комутатор 8-3 записурядів А1 співмножника А, вміст регістрів 3-2 і 3-4 ють у вихідний регістр 13-7. З виходу 10-3 старші 8 залишається без зміни, а саме, в регістрі 3-2 зберірозрядів через комутатор 7-2 надходять на вхід 3 гають значення В1, в регістрі 3-4 - В2. З регістра 3-1 16-ти розрядного суматора 11-2 у його молодші співмножник А1 подається на вхід 1 помножувача розряди. На вхід 1 суматора 11-2 надходять дані з 4-1, а на вхід 2 - співмножник В1 з регістра 3-2. регістрів 5-5 і 5-6 через комутатор 6-2 і 7-2. РеАналогічні дії виконуються і з вмістом регістрів 3-3 зультат операції підсумовування з виходу 11-2 і 3-4, дані з яких надходять на 1 і 2 входи 4-2. На через комутатор 8-2 записується у вихідні регістри виходах помножувачів будуть сформовані 16-ти 13-5 і 13-6. Таким чином, в регістрах 13-5, 13-6 і розрядні часткові добутки А1´В1 і А1´В2, які запи13-7 буде записана 24-розрядна сума перших чассують в проміжні регістри 5-1 і 5-2, 5-3 і 5-4. В цей 17 88666 18 10-2 надходять дані з вихідних регістрів 13-1 і 13-2 ткових добутків. В процесі підсумовування часткочерез вхід 1 і вихід 2 комутатора 6-1. Дані з вихових добутків в другому ступені, перший ступінь дів регістрів 5-7 і 5-8 через входи 4, 5 і вихід 3 коформує другу пару часткових добутків. Для цього з мутатора 6-2 надходять на суматори 10-3 і 10-4, блоку пам'яті 1 за допомогою комутатора 2 в реякі поєднуються за допомогою схеми керування гістр 3-5 і 3-7 записують старші 8 розрядів першого переносом 12-2 в один 16-ти розрядний суматор. співмножника, вміст регістрів 3-6 і 3-8 не змінюєтьНа перші входи 10-3 і 10-4 надходять дані з вихідся. Помножувачі 4-3 і 4-4 формують другу пару них регістрів 13-3 і 13-4 через вихідний комутатор часткових добутків і записують їх в проміжні регіс14, вхід 1 і вихід 2 комутатора 6-2. З виходу 10-4 три 5-5 і 5-6, 5-7 і 5-8. Далі ці дані з регістрів 5-7 і молодші розряди суми надходять на перший вхід 5-8 через комутатор 6-2 надходять на другі входи комутатора 8-3 і з його виходу 2 записуються у суматорів 10-3 і 10-4, на перші входи яких подавихідний регістр 13-5. Старші 8 розрядів суми з ються дані з регістрів 13-5 і 13-6 через комутатори виходу 10-3 надходять на вхід 2 комутатора 7-2 і з 14 і 6-2. У цей момент проводиться зсув даних з його виходу 3 на вхід 3 суматора 11-2 в його морегістра 13-7 в 13-8. Для забезпечення отримання лодші розряди. У його старші розряди надходять правильного результату при додаванні 16-ти роздані з виходу суматора 10-2 через вхід 1 і вихід 2 рядних чисел 8-ми розрядні суматори 10-3 і 10-4 комутатора 8-1. Другий доданок на вхід 1 суматора за допомогою схеми керування переносом 12-2 11-2 надходить з виходів регістрів 5-5 і 5-6 через об'єднують в один 16-ти розрядний суматор. З входи 2, 3 і вихід 1 комутатора 6-2, вхід 1 і вихід 1 виходу суматора 10-4 молодші 8 розрядів суми комутатора 7-2. З виходу суматора 10-1 через вхід через комутатор 8-3 записують у вихідний регістр 2 і вихід 2 комутатора 6-2 дані надходять на дру13-7. З виходу суматора 10-3 старші 8 розрядів гий вхід суматора 11-2, на перший вхід якого посуми через комутатор 7-2 надходять в молодші 8 даються дані з виходів проміжних регістрів 5-1 і 5-2 розрядів суматора 11-2. На інший вхід суматора через входи 2, 3 і вихід 1 комутатора 6-1, вхід 1 і 11-2 надходять 16-ти розрядні дані з регістрів 5-5 і вихід 1 комутатора 7-1. Суматори 11-1 і 11-2 пови5-6. Таким чином, здійснюється необхідний при нні здійснювати операцію додавання двох 32-х підсумовуванні часткових добутків зсув даних на 8 розрядних операндів, для цього їх об'єднують розрядів у бік старших розрядів. З виходу суматосхемою керування переносом 12-3, що працює під ра 11-2 результат записується через комутатор 8-2 впливом керуючого сигналу вході 1. З виходу суу вихідні регістри 13-5 і 13-6. Таким чином, в рематора 11-2 результат операції через вхід 1 і вихід зультаті роботи пристрою у вихідних регістрах 131 комутатора 8-2 записується у вихідні регістри 131¸13-4 і 13-5¸13-8 3 і 13-4. З виходу суматора 11-1 дані записують у будуть записані значення операції множення вихідні регістри 13-1 і 13-2. Таким чином, після двох 16-ти розрядних кодів. Для реалізації даної виконання першого етапу операції у вихідних регіоперації пристрою, що заявляється, необхідно страх 13-1, 13-2, 13-3, 13-4, 13-5 буде записаний виконати три такти при конвеєрної подачі даних, у 40 розрядний код відповідної операції множення 8той час як прототипу необхідно п'ять тактів роботи. ми молодших розрядів А4 числа А на співмножник Множення 32-х розрядних чисел. В, тобто (А4´В1)+(А4´В2)+(А4´В3)+(А4´В4). Для виконання даної операції виконується деВ процесі підсумовування часткових добутків в композиція 32-х розрядних співмножників на 8-ми другому ступені пристрою, в його першому ступені розрядні складові таким чином: виконується формування часткових добутків наступних 8-ми розрядів А3[15¸8] співмножника А на А=(А1[31¸24], А2[23¸16], А3[15¸8], А4[7¸0]) і 8-ми розрядні елементи співмножника В. Для цьоВ=(В1[31¸24], В2[23¸16], В3[15¸8], В4[7¸0]). го за допомогою вхідного комутатора 2 в регістри 3-1, 3-3, 3-5 і 3-7 записують значення А3, а в регісПри її реалізації за допомогою 8-ми розрядних трах 3-2, 3-4, 3-6 і 3-8 зберігаються елементи співпомножувачів потрібно виконати наступні дії: множника В. За допомогою помножувачів 4-1¸4-4 формують 16-ти розрядні часткові добутки і запиA´B=(A1´B1+А1´В2+A1´B3+А1´В4)+(A2´B1+A2´B2+A2 сують в проміжні регістри 5-1 і 5-2, 5-3 і 5-4, 5-5 і 5´B3+A2´B4)+(Α3´Β1+A3´B2+A3´B3+A3´B4)+(A4´B1+A4 6, 5-7 і 5-8. Далі виконується підсумовування ре´B2+A4´B3+A4´B4). зультату попереднього етапу операції що зберігається у вихідних регістрах 13-1¸13-5 зі знов отриЗ наведеного співвідношення виходить, що маними добутками. Для цього, з регістрів 5-7 і 5-8 дана операція реалізується в чотири етапи. На через комутатор 6-2 дані надходять на другі входи першому етапі за допомогою вхідного комутатора суматорів 10-3 і 10-4, на перші входи яких надхо2 з блоку пам'яті 1 у вхідні регістри 3-1, 3-3, 3-5 і 3дять дані з регістрів 13-3 і 13-4 через комутатори 7 містять молодші 8 розрядів А4 співмножника А, а 14 і 6-2. Одночасно, вміст регістра 13-5 зрушуєтьелементи В1, В2, В3 і В4 співмножника В містять в ся вправо в регістр 13-6. Молодші розряди суми з регістри 3-2, 3-4, 3-6 і 3-8 відповідно. Помножувачі виходу суматора 10-4 через комутатор 8-3 запису4-1¸4-4 виконують операцію 8-ми розрядного мноється в регістр 13-5. Старші розряди суми з виходу ження і 16-ти розрядні результати містяться в суматора 10-3 через комутатор 7-2 подають в мопроміжних регістрах 5-1 і 5-2, 5-3 і 5-4, 5-5 і 5-6, 5-7 лодші розряди суматора 11-2. На другий вхід суі 5-8. З проміжних регістрів 5-3 і 5-4 через входи 4, матора 11-2 надходять молодші 8 розрядів з вихо5 комутатора 6-1 і його вихід 3 дані надходять на ду суматора 10-2 через комутатор 8-1 і подаються другі входи суматорів 10-1 і 10-2, які за допомогою в старші розряди суматора 11-2. На вхід 1 суматосхеми керування переносом 12-1 об'єднані в один 16-ти розрядний суматор. На перші входи 10-1 і 19 88666 20 ра 11-2 надходять 16-ти розрядні дані з виходів регістра 13-1¸13-8 буде записаний 64-х розрядний регістрів 5-5 і 5-6. код результату операції. При організації безперерСуматори 10-1 і 10-2 складають дані, що зберівної подачі даних в пристрій і тому що такти робогаються в проміжних регістрах 5-3 і 5-4, які надхоти ступенів пристрою перекривають один одного, дять на другі входи 10-1 і 10-2 через комутатор 6кожні 5 тактів на вихід пристрою надходить новий 1, з даними з вихідних регістрів 13-1 і 13-2, які надрезультат операції. Для реалізації даної операції ходять на перші входи суматорів 10-1 і 10-2 через прототипу необхідно 9 тактів. Під тактом тут розукомутатор 6-1. Для отримання правильного 16-ти міється час роботи одного ступеня. розрядного результату суматори 10-1 і 10-2, 10-3 і Операція суми парних добутків 8-ми розряд10-4 об'єднані схемами керування переносом 12-1 них чисел і 12-2 відповідно. З виходу 10-1 8-ми розрядні дані При виконанні операції суми парних добутків через комутатор 7-1 надходять на вхід 2 суматора Sаi´bi, що широко використовується при матрично11-1 в його молодші розряди, на вхід 1 суматора векторних обчисленнях, при обробці сигналів, об11-1 подають дані з проміжних регістрів 5-1 і 5-2 робці графіки і т.д., початкові операнди аi за допочерез комутатори 6-1 і 7-1. Результат підсумовумогою комутатора 2 зчитують з блоку пам'яті 1 і вання з виходу суматора 11-1 записується в регісмістяться в регістри 3-1, 3-3, 3-5 і 3-7, а операнди три 13-1 і 13-2. bi - в регістри 3-2, 3-4, 3-6 і 3-8. Для нашого випадУрівноваження розрядів чисел, що беруть ку і=4. Помножувачі 4-1¸4-4 реалізують операцію участь в операціях підсумовування, здійснюється множення відповідних пар чисел аi і bi і отримані за допомогою комутаторів і подачі даних у відпові16-ти розрядні операнди розміщують в проміжні дні розряди суматорів. В результаті виконання регістри 5-1 і 5-2, 5-3 і 5-4, 5-5 і 5-6, 5-7 і 5-8. З видругого етапу операції в регістрах 13-1-43-6 буде ходів регістрів 5-1 і 5-2 дані через входи 2, 3 і вихід записаний 48-ми розрядний код відповідної опера2 комутатори 6-1 надходять на перші входи сумації множення 16-ти молодших розрядів співмножторів 10-1 і 10-2. На другі входи цих суматорів ченика А на співмножник В, тобто рез входи 4, 5 і вихід 3 комутатори 6-1 надходять дані з виходів регістрів 5-3 і 5-4. Для отримання (А3´В1)+(А3´В2)+(А3´В2)+(А3´В4)+(А4´В1)+(А4´В2)+( правильного результату суматори 10-1 і 10-2 за А4´В3)+(А4´В4). допомогою схеми керування переносом 12-1 поєднують в один 16-ти розрядний суматор. На виНа третьому етапі виконання операції відбуваходах 10-1 і 10-2 буде сформований результат ється формування часткових добутків наступних 8рівний а1´b1+a2´b2. Друга пара добутків a3´b3 і ми розрядів А2[23¸16] співмножника А на 8-ми a4´b4, що зберігаються в регістрах 5-5 і 5-6, 5-7 і 5розрядні елементи співмножника В в першому 8 обробляється аналогічно за допомогою комутаступені схеми пристрою. Для цього за допомогою тора 6-2 і суматорів 10-3 і 10-4 об'єднаних схемою вхідного комутатора 2 в регістри 3-1, 3-3, 3-5 і 3-7 розповсюдження переносів 12-2. На виході 10-3 і записується значення А2, а в регістрах 3-2, 3-4, 3-6 10-4 буде сформовано результат рівний і 3-8 зберігаються елементи співмножника В. Поa3´b3+a4´b4. З виходів суматорів 10-1 і 10-2 дані множувачі 4-1¸4-4 формують чергові часткові донадходять на 2 і 3 входи комутатора 7-1 і далі чебутки і записують їх в проміжні регістри 5-1 і 5-2, 5рез вихід 1 комутатора 7-1 подаються на вхід 1 163 і 5-4, 5-5 і 5-6, 5-7 і 5-8. Далі абсолютно аналогічти розрядного суматора 11-1. Виходи суматорів но першому і другому етапам виконання операції 10-3 і 10-4 через входи 2, 3 і вихід 2 комутатора 7за допомогою комутаторів і суматорів другого сту2 підключають до входу 2 суматора 11-1, на виході пеня виконується підсумовування вмісту вихідних якого формується результат рівний регістрів 13-1 і 13-2, 13-3 і 13-4 з даними, що зберіa1´b1+a2´b2+a3´b3+a4´b4. Цей результат записугаються в проміжних регістрах 5-1¸5-8. Вміст регісється у вихідні регістри 13-1 і 13-2. тра 13-5 буде зрушено в регістр 13-6, а вміст регісОперація суми парних добутків 16-ти розрядтра 13-6 - в регістр 13-7. В результаті в регістрах них чисел. 13-1¸13-7 буде записаний 56-ти розрядний код, При виконанні даної операції повинні бути вивідповідний операції множення 24-х розрядів співконані наступні дії А1´В1+А2´В2, де А1, В1, А2 і В2 множника А на співмножник В. 16-ти розрядні операнди. За допомогою операції На четвертому етапі за допомогою комутатора декомпозиції операндів на 8-ми розрядні частини, 2 з блоку пам'яті 1 в регістри 3-1, 3-3, 3-5 і 3-7 защо обумовлене наявністю чотирьох 8-ми розрядписують старші 8 розрядів А і співмножника А, а в них помножувачів, представимо їх в наступному регістрах 3-2, 3-4, 3-6 і 3-8 як і раніше зберігаються вигляді: елементи співмножника В. Помножувачі 4-1¸4-4 формують чергові часткові добутки і записують їх в А1=(А1'[15:8], А1"[7:0]); В1=(В1'[15:8], В1"[7:0]); проміжні регістри 5-1¸5-8. За допомогою комутаА2=(А2'[15:8], А2"[7:0]); В2=(В2'[15:8], В2"[7:0]). торів 6-1, 6-2, 7-1, 7-2, 8-1, 8-2, 8-3, 14 і суматорів Тоді дії необхідні для реалізації даної операції 10-1-10-4, 11-1 і 11-2 другій ступені виконується будуть представлені наступним виразом: підсумовування часткових добутків з регістрів 51¸5-8 з вмістом регістрів 13-1¸13-4, а вміст регістА1´В1+Α2´Β2=Α1'´Β1ι+Α1'´Β1"+А1"´Β1'+Α1"´Β1"+А2'´В ра 13-5 зрушується в регістр 13-6, вміст регістра 13-6 -в регістр 13-7, вміст регістра 13-7 в регістр 2'+А2'´В2"+А2"´В2'+А2"´В2". 13-8. Після виконання всіх чотирьох етапів операції множення двох 32-х розрядних чисел у вихідних 21 88666 22 через входи 2,3 і вихід 1 комутатора 7-1, вхід 1 і На першому етапі виконання операції за довихід суматора 11-2 записується у вихідні регістри помогою вхідного комутатора 2 з 8-ми розрядних 13-1 і 13-2. З виходів 2 регістрів 5-5 і 5-6 дані через стовпців блоку пам'яті 1 зчитуються наступні дані входи 2,3 і вихід 2 комутатора 6-2 надходять на А1", В1', В1", А2", В2', В2", при цьому вхідний комутаперші входи суматорів 10-3 і 10-4, на другі входи тор 2 розміщує А1" у вхідних регістрах 3-1 і 3-3, В1' яких надходять дані з виходів 2 регістрів 5-7 і 5-8 - в 3-2, В1"- в 3-4, А2" - в 3-5 і 3-7, В2' - в 3-6, В2" - в через входи 4,5 і вихід 3 комутатора 6-2. В резуль3-8. З виходів регістрів дані надходять на входи таті на виходах суматорів 10-3 і 10-4 буде сфорпомножувачів 4-1¸4-4, які формують 16-ти розрядмований результат А2'´В2'+А2'´В2", що далі через ні проміжні добутки. З виходу помножувача 4-1 входи 2,3 і вихід 3 комутатора 7-2 надходить на результат відповідний А1"´В1' записується в провхід 3 суматора 11-2. На перший вхід 11-2 надхоміжні регістри 5-1 і 5-2, з виходу помножувача 4-2 дять дані з вихідних регістрів 13-5 і 13-6 через вирезультат відповідний Α1"´Β1" записується в прохід 2 комутатора 14, вхід 1 і вихід 1 комутатора 6-2; міжні регістри 5-3 і 5-4, з виходу помножувача 4-3 входу 1 і виходу 1 комутатора 7-2. В результаті на результат відповідний А2"´Β2' записується в провиході суматора 11-2 сформується сума з резульміжні регістри 5-5 і 5-6, з виходу помножувача 4-4 тату операції А2'´В2'+А2'´В2" і старших розрядів результат відповідний А2"´В2" записується в проданих проміжного результату з регістрів 13-5 і 13міжні регістри 5-7 і 5-8. Далі дані з виходів регістрів 6, яка з виходу суматора 11-2 через вхід 1 і вихід 2 5-3 і 5-4 надходять через 4,5 входи і 3 вихід комукомутатори 8-2 запишеться у вихідні регістри 13-5 і татора 6-1 на другі входи суматорів 10-1 і 10-2, 13-6. На завершальному етапі операції відбуваоб'єднані схемою керування переносом 12-1 в ється додавання старших 8-ми розрядів проміжноодин 16-ти розрядний суматор. На перший вхід 10го результату, які знаходяться в регістрі 13-5 і да1 і 10-2 надходять дані з проміжних регістрів 5-1 і них з регістрів 13-1 і 13-2 . Для цього дані з 13-5 за 5-2 через 2,3 входи і 2 вихід комутатора 6-1. На допомогою комутатора 14 з його виходу 2 подавиході суматорів 10-1 і 10-2 сформується 16-ти ються на вхід 1 комутатора 6-2 і з його виходу 1 розрядний результат А1"´В1'+А1"´В1", що через 2,3 через вхід 1 і вихід 2 комутатора 7-2 надходять на входи і 3 вихід комутатора 7-1 надходить на вхід 2 вхід 2 суматора 11-1. На його перший вхід надхосуматора 11-2. З виходів регістрів 5-5 і 5-6 дані дять дані з регістрів 13-1 і 13-2 через вхід 1 і вихід через 2,3 входи і 2 вихід комутатора 6-2 надходять 1 комутатора 6-1, вхід 1 і вихід 1 комутатора 7-1. на перші входи суматорів 10-3 і 10-4, які схемою Сума з виходу 11-2 записується у вихідні регістри керування переносом 12-2 об'єднані в один 16-ти 13-1 і 13-2. Таким чином, у вихідних регістрах 13-1 розрядний суматор. На другі входи суматорів 10-3 і 13-2 будуть перебувати старші 16 розрядів опеі 10-4 надходять дані з виходів регістрів 5-7 і 5-8 рації суми парних добутків шістнадцяти розрядних через 4,5 входів і 3 вихід комутатора 6-2. На виході чисел, а в регістрах 13-6 і 13-7 - молодші 16 розсуматорів 10-3 і 10-4 сформується результат рядів. Дані з цих регістрів можуть бути лічені за Α2"´Β2'+А2"´В2. З виходу 10-4 дані, які відповідадопомогою комутатора 14 і подано на вихід 2 приють молодшим 8-ми розрядам остаточного рестрою для подальшої обробки. зультату через вхід 1 і вихід 1 комутатора 8-3 заОперація множення 8-ми розрядних чисел за писують у вихідний регістр 13-7. З виходу 10-3 дані допомогою помножувача 4 (Фіг.2) виконується танадходять через вхід 2 і вихід 1 комутатора 7-2 на ким чином. У вхідні регістри пристрою 15 і 16 запиперший вхід суматора 11-2. З виходу суматора 11суються множене і множник. З виходу регістра 15 2 16-ти розрядні дані через вхід 1 і вихід 2 комутамножене надходить на вхід 1 чотирьох 10-ти розтори 8-2 записують у вихідні регістри 13-5 і 13-6. рядних суматорів 17-1¸17-4. Кожен з суматорів Таким чином, в регістрах 13-5, 13-6 і 13-7 буде виконує додавання розрядів множеного і зрушенозаписаний 24-х розрядний код, відповідний операго на один розряд значення множеного залежно ції А1"´В1'+А1"´В1"+А2"´В2'+А2"´В2. В процесі підвід значення сигналів на його входах 2 і 3. На вхосумовування даних в суматорах 10-1´10-4 і 11-2, ди 2 і З суматорів 17-1¸17-4 надходять відповідні одночасно з блоку пам'яті за допомогою вхідного значення розрядів множника з регістра 16 для фокомутатора 2 відбувається зчитування і запис у рмування в суматорах часткових добутків операції вхідні регістри старших 8-ми розрядів співмножнимноження, при цьому за допомогою сигналу на ків А1 і А2, при цьому в регістри 3-1 і 3-3 записуєтьвході 2 формується перший частковий добуток, а ся значення А1', а в регістри 3-5 і 3-7 - А2'. Вміст за допомогою сигналу на вході 3 другий частковий регістрів 3-2, 3-4, 3-6 і 3-8 не змінюється. З виходів добуток із зсувом в суматорі на один розряд. Сфорегістрів 3-1¸3-8 дані надходять на входи помнормована в суматорі 17-1 сума надходить на пержувачів 4-1¸4-4, на виході яких формують часткові ший вхід 12-ти розрядного суматора 18-1. На друдобутки, на виході 4-1 - А1'´В1', на виході 4-2 гий вхід суматора 18-1 надходить із зсувом на два A1'´Β1", на виході 4-3 - А2'´В2', на виході 4-4 розряди відносно даних на першому вході сума з А2'´В2". Отримані часткові добутки записуються в виходу суматора 17-2. Аналогічно на перший вхід проміжні регістри 5-1 і 5-2, 5-3 і 5-4, 5-5 і 5-6, 5-7 і 12-ти розрядного суматора 18-2 надходить сума з 5-8 відповідно. З виходів 2 регістрів 5-1 і 5-2 дані виходу суматора 17-3, а на другий вхід суматора надходять на входи 2 і 3 комутатора 6-1 і з його 18-2 із зсувом на два розряди сума з виходу сумавиходу 2 подають на входи 1 суматорів 10-1 і 10-2, тора 17-4. З виходу 2 суматора 18-2 чотири розряна входи 2 яких надходять дані з виходів 2 регістди остаточного результату операції множення рів 5-3 і 5-4, через входи 4,5 і вихід 3 комутатора 6надходять на вхід 2 вихідного регістра 19. З пер1. В результаті на виходах суматорів 10-1 і 10-2 шого виходу суматора 18-2 8-м розрядів суми надбуде сформований результат А1'´В1'+А1'´В1", що ходять на другий вхід 12-ти розрядного суматора 23 88666 24 18-3 в його молодші розряди. На вхід 1 суматора схем керування переносом налаштувати систему 18-3 надходять дванадцять розрядів суми з виходу на обробку даних різної розрядності при викориссуматора 18-2. В результаті на виході суматора танні обмеженого числа оброблювальних блоків, 18-3 будуть сформовані старші 12 розрядів операякі за рахунок настройки можуть використовуватиції множення 8-ми розрядних чисел і записані з ся в різних операціях. його виходу в регістр 19 через його перший вхід. Таким чином, схема пристрою, що заявляєтьТаким чином, за один такт роботи помножувача за ся, дозволяє за рахунок введення нових оброблюдопомогою його блоків, що підсумовують, буде вальних пристроїв, схем керування переносами, виконана операція множення 8-ми розрядних чидодаткових комутаторів, схеми обробки знаків і сел. нових зв'язків між блоками розширити функціонаРобота пристрою відбувається під керуванням льні можливості і підвищити швидкодію пристрою. сигналу "Код операції", що надходить на керуючі Принципова відмінність від схеми прототипу полявходи комутуючих блоків, які під впливом цих сиггає в можливості виконання операції суми парних налів здійснюють розподіл даних при виконанні добутків над 8-ми і 16-ти розрядними цілочисельарифметичних операцій в оброблювальних приними числами. Пристрій, що заявляється, в цілому строях і запис результатів в регістри. Зчитування і дозволить підвищити ефективність застосування запис даних в блок пам'яті операційного поля здійданого класу пристроїв в завданнях цифрової обснюється по команді "Адреса рядка". робки сигналів, обробки графіки і зображень, при Властивість реконфігуруємості пристрою, що виконанні цілочисельних матрично-векторних опезаявляється, полягає в можливості за рахунок вирацій. користання різного роду комутуючих пристроїв, 25 Комп’ютерна верстка О. Гапоненко 88666 Підписне 26 Тираж 28 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601