Пристрій обробки даних та спосіб обробки даних

Реферат: Винахід належить до пристрою обробки даних і до способу обробки даних, які можуть поліпшити стійкість до помилок кодових розрядів коду LDPC, таких як пакетні помилки й стирання. Якщо один символ сформований із двох або більше кодових розрядів коду LPDC (низької щільності з контролем парності), перемежовувач 24 прокручування стовпців здійснює процес перестановки кодових розрядів коду LDPC так, що множина кодових розрядів, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, не включені в один і той самий символ. Даний винахід може застосовуватися, наприклад, у передавальному пристрої, що передає код LDPC. UA 101638 C2 (12) UA 101638 C2 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 ПРИСТРІЙ ОБРОБКИ ДАНИХ ТА СПОСІБ ОБРОБКИ ДАНИХ Галузь техніки, до якої відноситься винахід Даний винахід відноситься до пристрою обробки даних і до способу обробки даних, зокрема, до пристрою обробки даних і до способу обробки даних, які можуть поліпшити, наприклад, стійкість до пакетних помилок або стирань, наприклад, коду низької щільності з контролем парності (LDPC). Рівень техніки Код LDPC має високу здатність виправляти помилки й в останні роки почав широко застосовуватися в системах передачі, у тому числі в супутникових цифрових системах мовлення, таких як, наприклад, використовувана в Європі система DVB-S.2 (див., наприклад, непатентний документ 1). Далі, проводилися дослідження для пристосування коду LDPC також до наземного цифрового мовлення наступного покоління. Недавнє дослідження виявило, що кодом LDPC забезпечується пропускна здатність, близька до межі Шеннона, в міру збільшення довжини коду аналогічно турбокоду й т.п. Далі, оскільки код LDPC має властивість, збільшення мінімальної відстані пропорційно довжині коду, його особливість полягає в тому, що він має чудову характеристику ймовірності блокової помилки. Крім того, його перевага полягає в тому, що так зване явище стелі помилок, що спостерігається в характеристиці декодування турбокода й т.п., відбувається рідко. Нижче описується, зокрема, такий код LDPC, як описано вище. Слід зазначити, що код LDPC є лінійним кодом, і хоча він не обов'язково повинен бути двовимірним кодом, нижченаведений опис дається в припущенні, що він являє собою двовимірний код. Код LDPC має найбільш значиму характеристику в тому, що матриця перевірки на парність, що визначає код LDPC, є розрідженою матрицею. Тут, розріджена матриця являє собою матрицю, у якій число тих елементів, значення яких дорівнює "1", дуже мале (матриця, у якій майже всі елементи рівні "0"). Фіг. 1 показує приклад матриці Н перевірки на парність коду LDPC. У матриці Н перевірки на парність по Фіг. 1 вага кожного стовпця (вага стовпця) (число одиниць) (вага) дорівнює "3" і вага кожного рядка (вага рядка) дорівнює "6". При кодуванні кодами LDPC (кодування LDPC), наприклад, породжуюча матриця G утворюється на основі матриці Н перевірки на парність і ця породжуюча матриця G перемножується на біти двовимірної інформації для одержання кодового слова (код LDPC). Зокрема, кодуючий пристрій, що здійснює кодування LDPC, спочатку обчислює породжуючу T Т матрицю G, що задовольняє виразу GH =0, разом із транспонованою матрицею Н із матриці Н перевірки на парність. Тут, якщо породжуюча матриця G є матрицею розміром K × N кодуючий пристрій перемножує породжуючу матрицю, G на бітовий рядок (вектор u) з K інформаційних розрядів для одержання кодового слова c (= uG) з N бітів. Це кодове слово (код LDPC), вироблене кодуючим пристроєм приймається стороною, що приймає, через заздалегідь заданий тракт зв'язку. Декодування коду LDPC можна здійснювати за допомогою алгоритму, запропонованого Галлагером як імовірнісне декодування (імовірнісне декодування), тобто алгоритму пропускання повідомлення шляхом довірчого поширення на так званому графі Таннера, що включає в себе вузол змінної (що також називається вузлом повідомлення) та вузол перевірки. У нижченаведеному описі кожний з вузла змінної й вузла перевірки йменується просто вузлом. Фіг. 2 ілюструє процедуру декодування коду LDPC. Слід зазначити, що в нижченаведеному описі реальне числове значення, де "0" імовірність у значенні n-го кодового розряду в коді LDPC (одного кодового слова), прийнятого прийомною стороною, представлена в логарифмічному відношенні ймовірностей і називається прийнятим значенням u0i. Далі, повідомлення, що виходить із вузла перевірки, представлено як uj, а повідомлення, що виходить із вузла змінної, представлено як vi. Спочатку при декодуванні коду LDPC, як видно з Фіг. 2, приймається код LDPC, і повідомлення (повідомлення вузла перевірки) uj ініціалізується на "0", а крім цього змінна k, що передбачається цілою як циклова змінна повторюваних процесів, ініціалізується на "0" на етапі S11, після чого обробка переходить до етапу S12. На етапі S12 здійснюється математична операція, представлена виразом (1) (математична операція вузла змінної) на основі прийнятого значення u0i, отриманого шляхом прийому коду LDPC, для знаходження повідомлення (повідомлення вузла змінної) vi. Далі, здійснюється математична операція, представлена виразом (2) (математична операція вузла перевірки) на основі повідомлення vi для визначення повідомлення uj. [Вираз 1] 60 1 UA 101638 C2 vi  uoi  dv 1  uj j 1 (1) [Вираз 2]  uj  dc 1  vi  tanh     tanh   2  2 i1 5 10 15 (2) Тут, dv і dc у виразі (1) і виразі (2) є параметрами, які можуть бути обрані довільно й представляють число одиниць у вертикальному напрямку (стовпці) і горизонтальному напрямку (рядку) матриці Н перевірки на парність. Наприклад, у випадку коду (3, 6) маємо d v=3 і dc=6. Слід зазначити, що в математичній операції вузла змінної у виразі (1) і математичної операції вузла перевірки у виразі (2) діапазон математичної операції становить від 1 до d v - 1 або від 1 до dc - 1, тому що повідомлення, уведене від ребра (лінія, що перетинає вузол змінної й вузол перевірки), від якого повідомлення повинне виводитися, не становить об'єкта математичної операції. Тим часом, математична операція вузла перевірки у виразі (2) здійснюється шляхом складання заздалегідь таблиці для функції R(v 1, v2), представленої виразом (3), визначеним одним виходом по відношенню до двох входів v1 і v2, і використання цієї таблиці послідовно (рекурсивно), як представлено виразом (4). [Вираз 3] x  2 tanh 1tanh( v 1 / 2) tanh( v 2 / 2)  R( v 1, v 2 ) (3) [Вираз 4] 20 u j  R( v1,R( v 2,R( v 3 ,...R( v dc  2, v dc 1)))) 25 30 На етапі S12 змінна k дістає приріст на "1", і обробка переходить до етапу S13. На етапі S13 приймається рішення, чи перевищує змінна k заздалегідь задане число С разів повторного декодування. Якщо на етапі S13 приймається рішення, що змінна k не вище С, обробка вертається до етапу S12, і після цього повторюється та ж сама обробка. З іншого боку, якщо на етапі S13 приймається рішення, що змінна k перевищує С, обробка переходить до етапу S14, на якому визначається й виводиться повідомлення v i як результат декодування, що підлягає виведенню шляхом здійснення математичної операції, представленої виразом (5), завдяки чому процес декодування коду LDPC закінчується. [Вираз 5] vi  uoi  35 40 45 (4) dv  uj j 1 (5) Тут, математична операція по виразу (5) здійснюється, на відміну від математичної операції вузла змінної по виразу (1), з використанням повідомлення uj від усіх ребер, з'єднаних з вузлом змінної. Фіг. 3 ілюструє приклад матриці Н перевірки на парність коду LDPC (3, 6) (швидкість кодування 1/2, довжина коду 12). У матриці Н перевірки на парність по Фіг. 3 вага стовпця дорівнює 3, а вага рядка дорівнює 6 аналогічно прикладу по Фіг. 1. Фіг. 4 показує граф Таннера для матриці Н перевірки на парність по Фіг. 3. Тут на Фіг. 4 вузол перевірки представлений значком "+", а вузол змінної представлений значком "=". Вузол перевірки й вузол змінної відповідають рядку й стовпцю матриці Н перевірки на парність, відповідно. З'єднання між вузлом перевірки й вузлом парності є ребром і відповідає "1" елемента в матриці перевірки на парність. Зокрема, коли елемент в j-ому рядку i-го стовпця матриці перевірки на парність дорівнює 1, i-й вузол змінної (вузол "=") зверху й j-й вузол перевірки (вузол "+") зверху з'єднані ребром. Це ребро представляє те, що кодовий розряд, що відповідає вузлу змінної, має обмежуючу умову, що відповідає вузлу перевірки. 2 UA 101638 C2 5 10 15 В алгоритмі добутку сум (алгоритм добутку сум), що являє собою спосіб декодування для кодів LDPC, математична операція вузла змінної й математична операція вузла перевірки здійснюються багаторазово. Фіг. 5 ілюструє математичну операцію вузла змінної, здійснювану по відношенню до вузла змінної. По відношенню до вузла змінної повідомлення vi, що відповідає ребру, що підлягає обчисленню, визначається математичною операцією вузла змінної по виразу (1), що використовує повідомлення u1 і u2 від інших ребер, що з'єднуються із цим вузлом змінної, і прийняте значення u0i. Крім того, повідомлення, що відповідає будь-якому іншому ребру, визначається аналогічно. Фіг. 6 ілюструє математичну операцію вузла перевірки, здійснювану у вузлі перевірки. Тут, математична операція вузла перевірки за виразом (2) може здійснюватися, якщо переписати вираз (2) у вираз (6) за допомогою співвідношення у виразі a (b=exp{ln(|a|) + ln(|b|)} (sign(a) + sign(b). Слід зазначити, що sign(a) дорівнює 1, коли х  0, але дорівнює -1, коли х 0, то (x) =  (x). Коли функції (х) і  (х) втілені в апаратному вигляді, де вони іноді втілюються за допомогою переглядової таблиці (LUT), такі переглядові таблиці стають однією й тією ж переглядовою таблицею. Непатентний документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06). Суть винаходу Технічна проблема Хоча відомо, що коди LDPC проявляють дуже високу пропускну здатність у тракті зв'язку з адитивним білим гаусовим шумом (AWGN), в останні роки стало зрозуміло, що навіть в інших трактах зв'язку вони мають більш високу здатність виправляти помилки, аніж традиційні коди згортання або коди з'єднання із кодів згортання і кодів Ріда-Соломона (RS). Коротко кажучи, якщо обрано код з гарною продуктивністю в тракті зв'язку AWGN, то цей код найчастіше має кращу продуктивність, ніж інші коди, також і в інших трактах зв'язку. У даному випадку запропоновано, щоб, наприклад, у випадку коли коди LDPC застосовуються до наземного цифрового мовлення, коди LDPC, передбачені в стандартах DVBS.2, і системи модуляції, запропоновані в стандартах DVB-T, поєднувалися й передбачався перемежовувач (перемежовувач бітів) для перемежовування кодових розрядів коду LDPC між кодуванням LDPC і модуляцією для поліпшення продуктивності кодів LDPC у тракті зв'язку 3 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 AWGN. Однак у тракті зв'язку, який мається на увазі при розгляді поверхневих хвиль, іноді виникають пакетні помилки або стирання. Наприклад, у системі мультиплексування з ортогональним частотним розділенням каналів (OFDM) у багатопроменевому середовищі, у якому відношення корисного й небажаного сигналів (D/U) дорівнює 0 dB (потужність небажаного сигналу = луна дорівнює потужності корисного сигналу = основний тракт), потужність конкретного символу стає нульовою (стирання) у відповідь на затримку луни (трактів відмінних від основного тракту). Далі, також при тремтінні (тракт зв'язку, у якому додається луна, затримка якого дорівнює нулю й до якого прикладена допплерівська частота), коли D/U дорівнює 0 dB, має місце випадок, у якому потужність усього символу OFDM у конкретний момент часу знижується до нуля (стирання) за рахунок допплерівської частоти. Традиційно, крім того, у тракті зв'язку, у якому відбуваються такі пакетні помилки або стирання, як описано вище, використовується виправляючий помилки код з високою продуктивністю в тракті зв'язку AWGN. При цьому, при декодуванні кодів LDPC, оскільки математична операція вузла змінної по виразу (1), у якому додавання (прийнятих значень u0i) кодових розрядів коду LDPC, як видно з Фіг. 5, здійснюється в стовпці матриці Н перевірки на парність, а отже, вузла змінної, що відповідає кодовому розряду коду LDPC, якщо помилка відбувається в кодовому розряді, що використовується для цієї математичної операції вузла змінної, падає точність повідомлення, що підлягає знаходженню. Потім, оскільки при декодуванні коду LDPC повідомлення, знайдене у вузлі змінної, що з'єднується з вузлом перевірки, використовується для здійснення математичної операції вузла перевірки за виразом (7) у вузлі перевірки, якщо число вузлів перевірки, де (кодові розряди коду LDPC, що відповідають) множина вузлів змінної, з'єднаних з ним, проявляють помилку (у тому числі, стирання), у той же самий час стає великим, якість декодування погіршується. Наприклад, якщо два або більше вузлів змінної, з'єднаних з вузлом перевірки, страждають від стирання в той самий час, цей перевірочний вузол повертає повідомлення про те, що ймовірність того, що значення може бути дорівнює 0, і ймовірність того, що значення може бути дорівнює 1, рівні один одному для всіх вузлів змінної. У цьому випадку, ті вузли перевірки, у які це повідомлення про рівні ймовірності не вносить внеску в один цикл обробки декодування (один набір математичної операції вузла змінної й математичної операції вузла перевірки), і в результаті, необхідне збільшене число разів повторення обробки декодування. Отже, якість декодування погіршується. Далі, збільшується споживання потужності в прийомному пристрої 12, що здійснює декодування коду LDPC. Відповідно, у даний час необхідним є метод поліпшення стійкості до пакетних помилок або стирання при підтримці якості в тракті зв'язку з AWGN. Тут, запропоновано, щоб продуктивність кодів LDPC у тракті зв'язку AWGN поліпшувалася за рахунок забезпечення перемежовувача для перемежовування кодових розрядів коду LDPC між кодуванням LDPC і модуляцією, як описано вище, і якщо цей перемежовувач може здійснювати перемежовування для зниження ймовірності того, що множина вузлів змінної (кодових розрядів кодів LDPC, що відповідають цим вузлам), з'єднаних з вузлом перевірки, може виявляти помилку, то якість декодування можна поліпшити. Даний винахід зроблений з урахуванням такої ситуації, як описано вище, і дає можливість поліпшити стійкість до помилок кодових розрядів коду LDPC, таких як пакетні помилки або стирання. Технічне рішення Пристрій обробки даних по першому об'єкту даного винаходу являє собою пристрій обробки даних, що перемежовує дані й містить у собі засіб перестановки, щоб здійснювати, коли кодові розряди коду LDPC (низької щільності з контролем парності) передаються як символ або символи, утворені кожний із двох або більше його кодових розрядів, процес перестановки кодових розрядів коду LDPC так, що множина кодових розрядів, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, не включені в один і той самий символ. Спосіб обробки даних по першому об'єкту даного винаходу являє собою спосіб обробки даних для пристрою обробки даних, що перемежовує дані, що включають у себе етап, здійснюваний пристроєм обробки даних, щоб здійснювати, коли кодові розряди коду LDPC (низької щільності з контролем парності) передаються як символ або символи, утворені кожний із двох або більше його кодових розрядів, перестановку кодових розрядів коду LDPC так, що множина кодових розрядів, що відповідають значенню 1, включених в один довільний рядок 4 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 матриці перевірки на парність, не включені в один і той самий символ. У такому першому об'єкті, як описано вище, коли код LDPC (низької щільності з контролем парності) передається як символ або символи, утворені кожний із двох або більше його кодових розрядів, пристрій обробки даних здійснює перестановку кодових розрядів коду LDPC так, що множина кодових розрядів, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, не включені в один і той самий символ. Пристрій обробки даних по другому об'єкту даного винаходу являє собою пристрій обробки даних, що приймає переданий до нього код LDPC (низької щільності з контролем парності) у перемежованому вигляді як символ або символи, утворені кожний із двох або більше кодових розрядів, і містить у собі засіб зворотної перестановки, щоб здійснювати, для коду LDPC, отриманого при здійсненні процесу перестановки кодових розрядів коду LDPC так, що множина кодових розрядів коду LDPC, які відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, не включені в один і той самий символ, процес зворотної перестановки, що є зворотною перестановкою, що відповідає процесу перестановки, і засіб декодування LDPC, щоб здійснювати декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. Спосіб обробки даних по другому об'єкту даного винаходу являє собою спосіб обробки даних для пристрою обробки даних, що приймає переданий до нього код LDPC (низької щільності з контролем парності) у перемежованому вигляді як символ або символи, утворені кожний із двох або більше кодових розрядів, і містить у собі етап, здійснюваний пристроєм обробки даних, щоб здійснювати, для коду LDPC, отриманого при здійсненні процесу перестановки кодових розрядів коду LDPC так, що множина кодових розрядів коду LDPC, які відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, не включені в один і той самий символ, процес зворотної перестановки, що є зворотною перестановкою, що відповідає процесу перестановки, і етап, здійснюваний пристроєм обробки даних, щоб здійснювати декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. У такому другому об'єкті, як описано вище, для коду LDPC, отриманого за рахунок здійснення процесу перестановки, здійснюється процес зворотної перестановки, що є зворотною перестановкою, що відповідає описаній вище перестановці, і декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. Пристрій обробки даних по третьому об'єкту даного винаходу являє собою пристрій обробки даних, що перемежовує дані й містить у собі засіб перестановки, щоб здійснювати, коли код LDPC (низької щільності з контролем парності), у якому інформаційна матриця є тією частиною його матриці перевірки на парність, що відповідає інформаційним бітам коду LDPC і має циклічну структуру, передається як символ або символи, утворені кожний із двох або більше кодових розрядів, тоді як символ формується з кодових розрядів коду LDPC, які записуються в напрямку стовпця в засобі зберігання для зберігання кодових розрядів коду LDPC у напрямку рядка й у напрямку стовпця й зчитуються в напрямку рядка із засобу зберігання, перемежовування прокручування стовпців по зміні початкової позиції запису, коли кодові розряди коду LDPC підлягають запису в напрямку стовпця в засобі зберігання, для кожного стовпця в засобі зберігання як процес перестановки для перестановки кодових розрядів коду LDPC. Спосіб обробки даних по третьому об'єкту даного винаходу являє собою спосіб обробки даних для пристрою обробки даних, що перемежовує дані, що включають у себе етап, здійснюваний пристроєм обробки даних, щоб здійснювати, коли код LDPC (низької щільності з контролем парності), у якому інформаційна матриця, що є тією частиною його матриці перевірки на парність, що відповідає інформаційним бітам коду LDPC, і така що має циклічну структуру, передається як символ або символи, утворені кожний із двох або більше кодових розрядів, тоді як символ формується з кодових розрядів коду LDPC, які записуються в напрямку стовпця в засобі зберігання для зберігання кодових розрядів коду LDPC у напрямку рядка й у напрямку стовпця й зчитуються в напрямку рядка із засобу зберігання, перемежовування прокручування стовпців по зміні початкової позиції запису, коли кодові розряди коду LDPC підлягають запису в напрямку стовпця в засобі зберігання, для кожного стовпця в засобі зберігання як процес перестановки для перестановки кодових розрядів коду LDPC. У такому третьому об'єкті, як описано вище, перемежовування прокручування стовпців по зміні початкової позиції запису, коли кодові розряди коду LDPC підлягають запису в напрямку стовпця в засобі зберігання, для кожного стовпця в засобі зберігання здійснюється як процес перестановки для перестановки кодових розрядів коду LDPC. Пристрій обробки даних по четвертому об'єкту даного винаходу являє собою пристрій 5 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 обробки даних, що приймає переданий до нього код LDPC (низької щільності з контролем парності) у перемежованому вигляді як символ або символи, утворені кожний із двох або більше кодових розрядів, і містить у собі засіб зворотної перестановки, щоб здійснювати, коли код LDPC є кодом LDPC, у якому інформаційна матриця, що є тією частиною його матриці перевірки на парність, що відповідає інформаційним бітам коду LDPC у матриці перевірки на парність цього коду LDPC, має циклічну структуру, а символ формується з кодових розрядів коду LDPC, які записуються в напрямку стовпця в засобі зберігання для зберігання кодових розрядів коду LDPC у напрямку рядка й у напрямку стовпця й зчитуються в напрямку рядка із засобу зберігання, для коду LDPC, отриманого шляхом здійснення перемежовування прокручування стовпців по зміні початкової позиції запису, коли кодові розряди коду LDPC підлягають запису в напрямку стовпця в засобі зберігання, для кожного стовпця в засобі зберігання як процес перестановки для перестановки кодових розрядів коду LDPC, процес зворотної перестановки, що є зворотною перестановкою, що відповідає процесу перестановки, і засіб декодування LDPC, щоб здійснювати декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. Спосіб обробки даних по четвертому об'єкту даного винаходу являє собою спосіб обробки даних для пристрою обробки даних, що приймає переданий до нього код LDPC (низкою щільності з контролем парності) у перемежованому вигляді як символ або символи, утворені кожний із двох або більше кодових розрядів, що включає в себе етап, здійснюваний пристроєм обробки даних, щоб здійснювати, коли код LDPC є кодом LDPC, у якому інформаційна матриця, що є тією частиною його матриці перевірки на парність, що відповідає інформаційним бітам коду LDPC у матриці перевірки на парність цього коду LDPC, має циклічну структуру, а символ формується з кодових розрядів коду LDPC, які записуються в напрямку стовпця в засобі зберігання для зберігання кодових розрядів коду LDPC у напрямку рядка й у напрямку стовпця й зчитуються в напрямку рядка із засобу зберігання, для коду LDPC, отриманого шляхом здійснення перемежовування прокручування стовпців по зміні початкової позиції запису, коли кодові розряди коду LDPC підлягають запису в напрямку стовпця в засобі зберігання, для кожного стовпця в засобі зберігання як процес перестановки для перестановки кодових розрядів коду LDPC, процес зворотної перестановки, що є зворотною перестановкою, що відповідає процесу перестановки, і етап, здійснюваний пристроєм обробки даних, щоб здійснювати декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. У такому четвертому об'єкті, як описано вище, процес зворотної перестановки, що є зворотною перестановкою, що відповідає процесу перестановки, здійснюється для коду LDPC, отриманого шляхом здійснення перемежовування прокручування стовпців як процес перестановки, і здійснюється декодування LDPC коду LDPC, для якого здійснюється процес зворотної перестановки. Слід зазначити, що пристрій обробки даних може бути незалежним пристроєм, або може бути внутрішнім блоком, що являє собою окремий пристрій. Сприятливі ефекти З першим - четвертим об'єктами по даному винаходу може бути поліпшена стійкість до помилок кодових розрядів коду LDPC. Короткий опис креслень Фіг. 1 ілюструє матрицю Н перевірки на парність коду LDPC. Фіг. 2 є блок-схемою алгоритму, що ілюструє процедуру декодування коду LDPC, Фіг. 3 ілюструє приклад матриці перевірки на парність коду LDPC. Фіг. 4 показує граф Таннера для матриці перевірки на парність. Фіг. 5 показує вузол змінної. Фіг. 6 показує вузол перевірки Фіг. 7 показує приклад виконання варіанта здійснення системи передачі, у якій застосований даний винахід. Фіг. 8 є блок-схемою, що показує приклад виконання передавального пристрою 11. Фіг. 9 ілюструє матрицю перевірки на парність. Фіг. 10 ілюструє матрицю парності. Фіг. 11 ілюструє матрицю перевірки на парність коду LDPC і ваги стовпців, що запропоновані стандартом DVB-S.2. Фіг. 12 ілюструє розміщення сигнальних крапок 16QAM. Фіг. 13 ілюструє розміщення сигнальних крапок 64QAM. Фіг. 14 ілюструє розміщення сигнальних крапок 64QAM. Фіг. 15 ілюструє розміщення сигнальних крапок 64QAM. Фіг. 16 ілюструє обробку в демультиплексорі 25. 6 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 17 ілюструє обробку в демультиплексорі 25. Фіг. 18 показує граф Таннера, що стосується декодування коду LDPC. Фіг. 19 показує матрицю НТ парності, що має сходинкову структуру, і граф Таннера, що відповідає цій матриці НТ парності. Фіг. 20 показує матрицю НТ парності для матриці Н перевірки на парність, що відповідає коду LDPC, після перемежовування по парності. Фіг. 21 ілюструє перетворену матрицю перевірки на парність. Фіг. 22 ілюструє обробку в перемежовувачі 24 прокручування стовпців. Фіг. 23 ілюструє число стовпців у пам'яті 31, необхідних для перемежовування прокручування стовпців, і адреси запису початкових позицій. Фіг. 24 ілюструє число стовпців у пам'яті 31, необхідних для перемежовування прокручування стовпців, і адреси запису початкових позицій. Фіг. 25 є блок-схемою алгоритму, що ілюструє процес передачі. Фіг. 26 показує модель тракту зв'язку, прийняту при моделюванні. Фіг. 27 ілюструє співвідношення між частотою появи помилок, отриманою моделюванням, і допплерівською частотою fd тремтіння. Фіг. 28 ілюструє співвідношення між частотою появи помилок, отриманою моделюванням, і допплерівською частотою fd перекручувань. Фіг. 29 є блок-схемою, що показує приклад виконання прийомного пристрою 12. Фіг. 30 є блок-схемою алгоритму, що ілюструє процес прийому. Фіг. 31 ілюструє приклад матриці перевірки на парність коду LDPC. Фіг. 32 ілюструє матрицю (перетворену матрицю перевірки на парність), отриману застосуванням заміни рядка й заміни стовпця до матриці перевірки на парність. Фіг. 33 ілюструє перетворену матрицю перевірки на парність, поділену на блоки з 5 × 5 бітів. Фіг. 34 є блок-схемою, що показує приклад виконання декодувального пристрою, у якому математична операція вузла здійснюється спільно для Р вузлів. Фіг. 35 є блок-схемою, що показує приклад виконання секції 56 декодування LDPC. Фіг. 36 є блок-схемою, що показує приклад виконання варіанта здійснення комп'ютера, до якого застосований даний винахід. Фіг. 37 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16,200. Фіг. 38 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64,800. Фіг. 39 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64,800. Фіг. 40 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64,800. Фіг. 41 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16,200. Фіг. 42 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64,800. Фіг. 43 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64,800. Фіг. 44 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64,800. Фіг. 45 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64,800. Фіг. 46 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16,200. Фіг. 47 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64,800. Фіг. 48 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64,800. Фіг. 49 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64,800. Фіг. 50 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64,800. Фіг. 51 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16,200. Фіг. 52 ілюструє приклад таблиці початкових значень матриці перевірки на парність для 7 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 швидкості кодування 5/6 і довжини коду 64,800. Фіг. 53 ілюструє приклад таблиці початкових швидкості кодування 5/6 і довжини коду 64,800. Фіг. 54 ілюструє приклад таблиці початкових швидкості кодування 5/6 і довжини коду 64,800. Фіг. 55 ілюструє приклад таблиці початкових швидкості кодування 5/6 і довжини коду 64,800. Фіг. 56 ілюструє приклад таблиці початкових швидкості кодування 8/9 і довжини коду 16,200. Фіг. 57 ілюструє приклад таблиці початкових швидкості кодування 8/9 і довжини коду 64,800. Фіг. 58 ілюструє приклад таблиці початкових швидкості кодування 8/9 і довжини коду 64,800. Фіг. 59 ілюструє приклад таблиці початкових швидкості кодування 8/9 і довжини коду 64,800. Фіг. 60 ілюструє приклад таблиці початкових швидкості кодування 8/9 і довжини коду 64,800. Фіг. 61 ілюструє приклад таблиці початкових швидкості кодування 9/10 і довжини коду 64,800. Фіг. 62 ілюструє приклад таблиці початкових швидкості кодування 9/10 і довжини коду 64,800. Фіг. 63 ілюструє приклад таблиці початкових швидкості кодування 9/10 і довжини коду 64,800. Фіг. 64 ілюструє приклад таблиці початкових швидкості кодування 9/10 і довжини коду 64,800. Фіг. 65 ілюструє приклад таблиці початкових швидкості кодування 1/4 і довжини коду 64,800. Фіг. 66 ілюструє приклад таблиці початкових швидкості кодування 1/4 і довжини коду 64,800. Фіг. 67 ілюструє приклад таблиці початкових швидкості кодування 1/3 і довжини коду 64,800. Фіг. 68 ілюструє приклад таблиці початкових швидкості кодування 1/3 і довжини коду 64,800. Фіг. 69 ілюструє приклад таблиці початкових швидкості кодування 2/5 і довжини коду 64,800. Фіг. 70 ілюструє приклад таблиці початкових швидкості кодування 2/5 і довжини коду 64,800. Фіг. 71 ілюструє приклад таблиці початкових швидкості кодування 1/2 і довжини коду 64,800. Фіг. 72 ілюструє приклад таблиці початкових швидкості кодування 1/2 і довжини коду 64,800. Фіг. 73 ілюструє приклад таблиці початкових швидкості кодування 1/2 і довжини коду 64,800. Фіг. 74 ілюструє приклад таблиці початкових швидкості кодування 3/5 і довжини коду 64,800. Фіг. 75 ілюструє приклад таблиці початкових швидкості кодування 3/5 і довжини коду 64,800. Фіг. 76 ілюструє приклад таблиці початкових швидкості кодування 3/5 і довжини коду 64,800. Фіг. 77 ілюструє приклад таблиці початкових швидкості кодування 1/4 і довжини коду 16,200. Фіг. 78 ілюструє приклад таблиці початкових швидкості кодування 1/3 і довжини коду 16,200. Фіг. 79 ілюструє приклад таблиці початкових швидкості кодування 2/5 і довжини коду 16,200. Фіг. 80 ілюструє приклад таблиці початкових швидкості кодування 1/2 і довжини коду 16,200. Фіг. 81 ілюструє приклад таблиці початкових швидкості кодування 3/5 і довжини коду 16,200. Фіг. 82 ілюструє приклад таблиці початкових 8 значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для значень матриці перевірки на парність для UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 швидкості кодування 3/5 і довжини коду 16,200. Фіг. 83 ілюструє спосіб знаходження матриці Н перевірки на парність із початкової таблиці матриці перевірки на парність. Фіг. 84 ілюструє приклад заміни кодових розрядів. Фіг. 85 ілюструє інший приклад заміни кодових розрядів. Фіг. 86 ілюструє додатковий приклад заміни кодових розрядів. Фіг. 87 ілюструє ще один приклад заміни кодових розрядів. Фіг. 88 ілюструє результат моделювання BER. Фіг. 89 ілюструє інший результат моделювання BER. Фіг. 90 ілюструє додатковий результат моделювання BER. Фіг. 91 ілюструє ще один результат моделювання BER. Фіг. 92 ілюструє приклад заміни кодових розрядів. Фіг. 93 ілюструє інший приклад заміни кодових розрядів. Фіг. 94 ілюструє додатковий приклад заміни кодових розрядів. Фіг. 95 ілюструє ще один приклад заміни кодових розрядів. Фіг. 96 ілюструє ще один приклад заміни кодових розрядів. Фіг. 97 ілюструє ще один приклад заміни кодових розрядів. Фіг. 98 ілюструє ще один приклад заміни кодових розрядів. Фіг. 99 ілюструє ще один приклад заміни кодових розрядів. Фіг. 100 ілюструє ще один приклад заміни кодових розрядів. Фіг. 101 ілюструє ще один приклад заміни кодових розрядів. Фіг. 102 ілюструє ще один приклад заміни кодових розрядів. Фіг. 103 ілюструє ще один приклад заміни кодових розрядів. Фіг. 104 ілюструє обробку в мультиплексорі 54, що становить собою деперемежовувач 53. Фіг. 105 ілюструє обробку в деперемежовувачі 55 прокручування стовпців. Фіг. 106 є блок-схемою, що показує інший приклад виконання прийомного пристрою 12. Фіг. 107 є блок-схемою, що показує перший приклад виконання прийомної системи, що може бути застосована в прийомному пристрої 12. Фіг. 108 є блок-схемою, що показує другий приклад виконання прийомної системи, що може бути застосована в прийомному пристрої 12. Фіг. 109 є блок-схемою, що показує третій приклад виконання прийомної системи, що може бути застосована в прийомному пристрої 12. Пояснення посилань 11 - Передавальний пристрій; 12 - Прийомний пристрій; 21 - Секція кодування LDPC; 22 Бітовий перемежовувач; 23 - Перемежовувач парності; 24 - Перемежовувач прокручування стовпців; 25 - Демультиплексор; 26 - Секція відображення; 27 - Секція ортогональної модуляції; 31 - Пам'ять; 32 - Секція заміни; 51 - Секція ортогональної демодуляції; 52 - Секція зворотного відображення; 53 - Деперемежовувач; 54 - Мультиплексор; 55 - Деперемежовувач прокручування стовпців; 56 - Секція декодування LDPC; 300 - Запам'ятовувальний пристрій даних ребер; 301 - Селектор; 302 - Секція обчислення вузла перевірки; 303 - Ланцюг циклічного зсуву; 304 - Запам'ятовувальний пристрій даних ребер; 305 - Селектор; 306 - Пам'ять прийнятих даних; 307 - Секція обчислення вузла змінної; 308 - Ланцюг циклічного зсуву; 309 - Секція обчислення декодованого слова; 310 - Секція перестановки прийнятих даних; 311 - Секція реорганізації декодованих даних; 401 - Шина; 402 - ЦП; 403 - ПЗП; 404 - ОЗП; 405 - Жорсткий диск; 406 - Секція виводу; 407 - Секція вводу; 408 - Секція зв'язку; 409 - Привід; 410 - Інтерфейс вводу - виводу; 411 - Знімний записуючий носій; 1001 - Секція зворотної заміни; 1002 - Пам'ять; 1011 - Деперемежовувач по парності; 1021 - Секція декодування LDPC; 1101 - Секція одержання; 1102 - Секція обробки декодування лінії передачі; 1103 - Секція обробки декодування інформаційного джерела; 1111 - Секція виведення; 1121 - Секція запису. Кращий варіант реалізації винаходу Фіг. 7 показує приклад конфігурації варіанта здійснення системи передачі, до якої застосований даний винахід (вираз "система" означає логічну сукупність множини пристроїв безвідносно до того, чи включені окремі складові пристрою в єдиний корпус). На Фіг. 7 система передачі містить передавальний пристрій 11 і прийомний пристрій 12. Передавальний пристрій 11 є, наприклад, пристроєм, що здійснює передачу телевізійної програми мовлення й передає об'єктні дані, які є об'єктом для передачі, такі як дані зображення, звукові дані й так далі, у якості телевізійної програми мовлення, наприклад, через супутниковий канал або поверхневі хвилі. Прийомний пристрій 12 являє собою, наприклад, тюнер або телевізійний приймач для прийому телевізійної програми мовлення й приймає передані до нього від передавального 9 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 пристрою 11 об'єктні дані. Фіг. 8 показує приклад виконання передавального пристрою 11 по Фіг. 7. На Фіг. 8 передавальний пристрій 11 містить у собі секцію 21 кодування LDPC, бітовий перемежовувач 22, секцію 26 відображення й секцію 27 ортогональної модуляції. У секцію 21 кодування LDPC подаються об'єктні дані. Секція 21 кодування LDPC здійснює кодування LDPC поданих у неї об'єктних даних відповідно до матриці перевірки на парність, у якій матриця парності із частиною, що відповідає бітам парності коду LDPC, має сходинкову структуру й видає код LDPC, у якому об'єктні дані є інформаційними розрядами. Зокрема, секція 21 кодування LDPC здійснює кодування LDPC об'єктних даних у код LDPC, що запропоновані, наприклад, у стандартах DVB-S.2, і видає код LDPC, отриманий як результат цього кодування LDPC. Тут, код LDPC, запропонований у стандарті DVB-S.2, є нерегулярним повторюваним кодом, що накопичується (IRA) і матриця парності в матриці перевірки на парність цього коду LDPC має сходинкову структуру. Матриця парності й сходинкова структура описані тут нижче. Далі, код IRA описаний, наприклад, у статті "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, and R.J. McElience, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000. Код LDPC, що виводиться із секції 21 кодування LDPC, подається в бітовий перемежовувач 22. Бітовий перемежовувач 22 є пристроєм обробки даних для перемежовування даних і містить у собі перемежовувач 23 парності, перемежовувач 24 прокручування стовпців і демультиплексор (DEMUX) 25. Перемежовувач 23 парності здійснює перемежовування парності для перемежовування бітів парності коду LDPC із секції 21 кодування LDPC у позиції інших бітів парності й подає цей код LDPC після перемежовування парності в перемежовувач 24 прокручування стовпців. Перемежовувач 24 прокручування стовпців здійснює перемежовування прокручування стовпців для коду LDPC з перемежовувача 23 парності й подає код LDPC після перемежовування прокручування стовпців у демультиплексор 25. Зокрема, код LDPC передається після того, як два або більше його бітів відображаються в сигнальні крапки, що представляють один символ ортогональної модуляції секцією 26 відображення, що описана далі. Перемежовувач 24 прокручування стовпців здійснює, наприклад, таке перемежовування прокручування стовпців, що описано далі, як процес перестановки кодових розрядів коду LDPC з перемежовувача 23 парності, так що множина кодових розрядів коду LDPC, що відповідають значенню 1, включених в один довільний рядок матриці перевірки на парність, використовуваної в секції 21 кодування LDPC, не відображаються в один символ. Демультиплексор 25 здійснює процес заміни позицій двох або більше кодових розрядів коду LDPC з перемежовувача 24 прокручування стовпців, які відображаються в символ для одержання коду LDPC, у якого посилена стійкість до AWGN, і подає два або більше кодові розряди коду LDPC отриманого в секцію 26 відображення. Секція 26 відображення відображає два або більше кодові розряди коду LDPC з демультиплексора 25 у сигнальні крапки, визначені способом модуляції ортогональної модуляції (багатозначної модуляції), здійснюваною секцією 27 ортогональної модуляції. Зокрема, секція 26 відображення відображає код LDPC з демультиплексора 25 у символ (значення символу), представлений сигнальною крапкою, визначеною системою модуляції, на площині IQ (сузір'я IQ), визначеною віссю I, що представляє синфазну складову I, що перебуває у фазі з несучої, і віссю Q, що представляє квадратурну складову Q, що ортогональна несучому коливанню. Тут, як спосіб модуляції ортогональної модуляції, здійснюваний секцією 27 ортогональної модуляції, доступні способи модуляції, що включають у себе, наприклад, спосіб модуляції, визначений стандартами DVB-Т, тобто, наприклад, QPSK (квадратурна фазова маніпуляція), 16QAM (квадратурна амплітудна модуляція), 64QAM, 256QAM, 1024QAM, 4096QAM і так далі. Який спосіб модуляції варто використовувати для ортогональної модуляції, що підлягає здійсненню секцією 27 ортогональної модуляції, установлюється заздалегідь, наприклад, відповідно до експлуатації передавального пристрою 11 оператором. Слід зазначити, що секція 27 ортогональної модуляції може здійснювати деяку іншу ортогональну модуляцію, таку, наприклад, як 4РАМ (імпульсна амплітудна модуляція). Символ, отриманий секцією 26 відображення, подається в секцію 27 ортогональної модуляції. 10 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 Секція 27 ортогональної модуляції здійснює ортогональну модуляцію несучої відповідно до символу із секції 26 відображення й передає модульований сигнал, отриманий шляхом ортогональної модуляції. Тепер, Фіг. 9 ілюструє матрицю Н перевірки на парність, використовувану при кодуванні LDPC секцією 21 кодування LDPC по Фіг. 8. Матриця Н перевірки на парність має структуру породжуючої матриці низької щільності (LDGM) і може бути представлена виразом H = [H A|HT] з інформаційної матриці НА частини, що відповідає інформаційним розрядам, і матриці НТ парності, що відповідає розрядам парності, із числа кодових розрядів коду LDPC (матриця, у якій елементи інформаційної матриці НА є елементами з лівої сторони, а елементи матриці Н Т парності є елементами із правої сторони). Тут, число розрядів інформаційних бітів і число розрядів бітів парності із числа кодових розрядів одного коду LDPC (одного кодового слова) називаються довжиною К інформації й довжиною М парності, а число розрядів кодових розрядів одного коду LDPC називається довжиною коду N (= К + М). Довжина К інформації й довжина М парності, пов'язані з кодом LDPC деякої довжини N коду, залежать від швидкості кодування. При цьому, матриця Н перевірки на парність є матрицею, у якої кількість рядків × стовпців становить М × N. Потім, інформаційна матриця Н А є матрицею розміром М × N, а матриця НТ парності є матрицею розміром М × М. Фіг. 10 ілюструє матрицю НТ парності матриці Н перевірки на парність для коду LDPC, запропонованого в стандарті DVB-S.2. Матриця НТ парності матриці Н перевірки на парність для коду LDPC, запропонованого в стандарті DVB-S.2, має сходинкову структуру, у якій елементи зі значенням 1 розміщені на зразок сходів, як видно на Фіг. 10. Вага рядка цієї матриці НТ парності дорівнює 1 відносно першого рядка, але дорівнює 2 по відношенню до всіх інших рядків. При цьому вага стовпця дорівнює 1 відносно останнього стовпця, але дорівнює 2 по відношенню до всіх інших стовпців. Як описано вище, код LDPC матриці Н перевірки на парність, у якій матриця Н Т має сходинкову структуру, може бути отриманий одразу за допомогою матриці Н перевірки на парність. Зокрема, код LDPC (одне кодове слово) представлений вектором с рядка, а вектор стовпця, Т отриманий транспонуванням вектора рядка, представлений за допомогою с . Далі, частина інформаційних розрядів з вектора с рядка, що є кодом LDPC, представлена вектором А рядка, а частина розрядів парності представлена вектором Т рядка. Тут, у цьому випадку, вектор с рядка може бути представлений виразом с = [A|T] з вектора А рядка як інформаційні розряди й вектора Т рядка як розряди парності (вектор рядка, у якому елементи вектора А рядки є елементами з лівої сторони, а елементи вектора Т рядка є елементами із правої сторони). Для матриці Н перевірки на парність і вектора с = [A|T] рядка в ролі коду LDPC необхідно Т задовольняти виразу Нс = 0, де матриці НТ парності матриці Н = [HA|HT] перевірки на парність має таку сходинкову структуру, як та, що показана на Фіг. 10, вектор Т рядка в ролі розрядів Т парності, що утворює вектор с = [A|T] рядка, що задовольняє виразу Нс = 0, може бути знайдений послідовно шляхом установлення на нуль одного за іншим елементів у рядку, Т Т починаючи з елементів у першому рядку вектора Нс стовпця у виразі Нс = 0. Фіг. 11 ілюструє матрицю Н перевірки на парність коду LDPC і ваги стовпців, визначених у стандарті DVB-S.2. Зокрема, частина А по Фіг. 11 ілюструє матрицю Н перевірки на парність для коду LDPC, визначеного в стандарті DVB-S.2. У відношенні КХ стовпців з першого стовпця матриці Н перевірки на парність вага стовпця дорівнює Х; у відношенні наступних К3 стовпців вага стовпця дорівнює 3; у відношенні наступних М-1 рядків вага стовпця дорівнює 2; а у відношенні останнього одного стовпця вага стовпця дорівнює 1. Тут, КХ + К3 + М - 1 + 1 дорівнює довжині N коду. У стандарті DVB-S.2 число КХ, К3 і М стовпців (довжина парності), а також вага стовпців запропоновані таким чином, як видно в частині В по Фіг. 11. Зокрема, частина В по Фіг. 11 ілюструє числа КХ, К3 і М стовпців, а також вага Х стовпців, пов'язані з різними швидкостями кодування кодів LDPC, запропонованих у стандарті DVB-S.2. У стандарті DVB-S.2 запропоновані коди LDPC довжини N коду, рівної 64,800 бітів і 16,200 бітів. І, як видно в частині В по Фіг. 11, для коду LDPC, довжина N коду якого дорівнює 64,800 бітів, запропоновані 11 швидкостей кодування (номінальних швидкостей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 і 9/10, а для коду LDPC, довжина N коду якого дорівнює 16,200 бітів, 11 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 запропоновані 10 швидкостей кодування 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 і 8/9. Відносно кодів LDPC відомо, що кодові розряди, що відповідають стовпцю матриці Н перевірки на парність, що має більш високу вагу стовпця, проявляють меншу частоту появи помилок. Матриця Н перевірки на парність, запропонована в стандарті DVB-S.2 і проілюстрована на Фіг. 11, має таку тенденцію, що стовпець ближче до головної сторони (лівої сторони) має більш високу вагу стовпця. Відповідно, код LDPC, що відповідає цій матриці Н перевірки на парність, має таку тенденцію, що кодовий розряд ближче до початку є більш високим по стійкості до помилки (має більш високу стійкість до помилки), а кодовий розряд ближче до хвоста є більш низьким по стійкості до помилки. Фіг. 12 ілюструє розміщення 16 символів (сигнальних крапок, що відповідають 16 символам) на площині IQ, коли секцією 27 ортогональної модуляції по Фіг. 8 здійснюється 16QAM. Зокрема, частина А по Фіг. 12 ілюструє символи 16QAM. 4 В 16QAM один символ представляє 4 біти, і існує 16 (= 2 ) символів. Потім, цих 16 символів розташовані так, що вони утворять квадратну форму з 4 × 4 символи в напрямку I × напрямку Q із центром у початку координат площини IQ. Тепер, якщо 4 біти, представлених одним символом 16QAM, представляються як у0, у1, у2 і у3 в порядку, починаючи із найбільш значимого біта, тоді, якщо способом модуляції є 16QAM, то 4 кодових розряди коду LDPC відображаються в символ з 4 бітів у0 - у3, які збігаються з 4 бітами секцією 26 відображення (Фіг. 8). Частина В по Фіг. 12 вказує розрядні межі, що відносяться до цих 4 бітів у0 - у3, представлених символом 16QAM. Тут, розрядна межа, пов'язана з бітом yi (i=0, 1, 2, 3 на Фіг. 12) задовольняє межі між символом, біт yi якого дорівнює 0, і іншим символом, біт yi якого дорівнює 1. Як видно із частини В по Фіг. 12, що стосується найбільш значимого біта у0 із числа 4 бітів у0 - у3, представлених символом в 16QAM, тільки одне місце розташування по осі Q на площині IQ становить символьну межу, а що стосується другого біта у1 (другий із найбільш значимого біта), тільки одне місце розташування по осі I на площині IQ становить символьну межу. Далі, що стосується третього біта у2, то кожне із двох місць розташування між першим і другим стовпцями й між третім і четвертим стовпцями ліворуч із 4 × 4 символів становить межу. Далі, що стосується четвертого біта у3, то кожне із двох місць розташування між першим і другим рядками й між третім і четвертим рядками з 4 × 4 символів становить межу. Біт у1, представлений символом, менш здатний стати помилковим при зростанні числа символів, рознесених від межі, але більше здатний стати помилковим при зростанні числа символів, розташованих ближче до розрядної межі. Якщо біт, що менш здатний стати помилковим (нечутливий до помилки), називається "сильним бітом", а біт, що більше здатний стати помилковим (менш нечутливий до помилки), називається "слабким бітом", то відносно 4 бітів у0 - у3, представлених символами в 16QAM, найбільш значимий біт у0 і другий біт у1 є сильними бітами, а третій біт у2 і четвертий біт у3 є слабкими бітами. Фіг. 13 - 15 ілюструють розміщення 64 символів (сигнальних крапок, що відповідають 64 символам) на площині IQ, коли секцією 27 ортогональної модуляції по Фіг. 8 здійснюється 64QAM. 6 В 64QAM один символ представляє 6 бітів, і існує 64 (= 2 ) символів. Далі, ці 64 символи розміщені так, що вони складають квадрат з 8 × 8 символів у напрямку I × напрямку Q із центром в початку координат площини IQ. Тепер, якщо припустити, що 6 бітів, представлених одним символом в 64QAM, представлені як біти у0, у1, у2, у3, у4 і у5 у порядку, починаючи із найбільш значимого біта, то, коли способом модуляції є 64QAM, 6 кодових розрядів коду LDPC відображаються в символ з 6 бітів у0 - у5, що відповідають 6 бітам. Тут, Фіг. 13 вказує розрядні межі, що відносяться до найбільш значимого біта у0 і до другого біта у1 з 6 бітів у0 - у5, представлених символами в 64QAM; Фіг. 14 вказує розрядні межі, що відносяться до третього біта у2 і до четвертого біта у3; а Фіг. 15 вказує розрядні межі, що відносяться до п'ятого біта у4 і до шостого біта у5. Як видно на Фіг. 13, число розрядних меж по відношенню до кожного із найбільш значимого біта у0 і другого біта у1 дорівнює одному. При цьому, як видно з Фіг. 14, число розрядних меж по відношенню до кожного із третього біта у2 і четвертого біта у3 дорівнює двом; і як видно з Фіг. 15, число розрядних меж по відношенню до кожного з п'ятого біта у 4 і шостого біта у5 дорівнює чотирьом. Відповідно, серед бітів у0 - у5, представлених символами в 64QAM, найбільш значимий біт у0 12 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 і другий біт у1 є найбільш сильними бітами, а третій біт у2 і четвертий біт у3 є другими сильними розрядами. Потім, п'ятий біт у4 і шостий біт у5 є найбільш слабкими бітами. З Фіг. 12 і далі з Фіг. 13 - 15 можна бачити, що по відношенню до бітів символів ортогональної модуляції є така тенденція, що біт високого порядку є сильним бітом, а біт низького порядку є слабким бітом. Тут, як описано вище з посиланням на Фіг. 11, код LDPC, що виводиться із секції 21 кодування LDPC (Фіг. 8), містить у собі кодові розряди, які стійкі до помилок, і кодові розряди, які в меншому ступені стійкі до помилок. При цьому, як описано вище з посиланням на Фіг. 12 - 15, біти символів ортогональної модуляції, здійснюваною секцією 27 ортогональної модуляції, містять у собі сильні біти й слабкі біти. Відповідно, якщо кодовому розряду коду LDPC, що має низьку стійкість до помилки, призначений слабкий біт символу ортогональної модуляції, то стійкість до помилки в цілому падає. Тому запропоновано перемежовувач, що перемежовує кодові розряди коду LDPC так, що здійснюється відображення призначених кодових розрядів коду LDPC, які мають низьку стійкість до помилки, сильним бітам символу ортогональної модуляції. Демультиплексор 25 по Фіг. 8 здійснює обробку перемежовувача. Фіг. 16 ілюструє обробку демультиплексора 25 по Фіг. 8. Зокрема, частина А по Фіг. 16 показує приклад функціонального виконання демультиплексора 25. Демультиплексор 25 містить у собі пам'ять 31 і секцію 32 заміни. На пам'ять 31 подається код LDPC. Пам'ять 31 має ємність зберігання для зберігання mb бітів в (горизонтальному) напрямку рядка й для зберігання N/(mb) бітів в (вертикальному) напрямку стовпця. Пам'ять 31 записує кодові розряди коду LDPC, що подаються в неї, у напрямку стовпця й зчитує кодові розряди в напрямку рядка, а потім подає зчитані кодові розряди в секцію 32 заміни. Тут, m представляє число бітів у кодових розрядах коду LDPC, що припадають на один символ, а b є заздалегідь заданим додатнім цілим числом і являє собою множник для використання при перемножуванні m на це ціле число. При цьому, N (= довжина К інформації + довжина М парності) представляє довжину коду для коду LDPC, як описано вище. Частина А на Фіг. 16 показує приклад виконання демультиплексора 25, коли системою модуляції є 64QAM і, відповідно, число m бітів у кодових розрядах коду LDPC на один символ дорівнює 6 бітів. Далі, у частині А по Фіг. 16 множник m дорівнює 1 і, відповідно, пам'ять 31 має ємність зберігання в N/(6 × 1) × (6 × 1) бітів у напрямку стовпця × напрямку рядка. Тут область зберігання в пам'яті 31, що проходить у напрямку стовпця й містить у собі один біт у напрямку рядка, називається далі відповідно стовпцем. У частині А по Фіг. 16 пам'ять 31 містить у собі шість (= 6 × 1) стовпців. Демультиплексор 25 здійснює запис кодових розрядів коду LDPC у напрямку вниз із верху стовпця, що утворює пам'ять 31 (у напрямку стовпця), починаючи з лівого стовпця до стовпця на правій стороні. Потім, якщо запис кодових розрядів закінчується в найбільш низькому розряді самого правого стовпця, кодові розряди зчитуються й виводяться в секцію 32 заміни в блоці з 6 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка всіх стовпців, які утворять пам'ять 31. Секція 32 заміни здійснює процес заміни по заміні позиції кодових розрядів 6 бітів з пам'яті 31 і виводить 6 бітів, отриманих заміною, у якості 6 бітів у0 у0, у1, у2, у3, у4 і у5, що представляють один символ 64QAM. Зокрема, якщо 6 кодових розрядів, зчитаних у напрямку рядка з пам'яті 31, представлені як b0, b1, b2, b3, b4 і b5 у порядку, починаючи із найбільш значущого розряду, то зі співвідношення ваги стовпця, описаного вище з посиланням на Фіг. 11, кодовий розряд, розташований у напрямку біта b0, є кодовим розрядом з високою стійкістю до помилки, тоді як кодовий розряд у напрямку біта b5 є кодовим розрядом з низькою стійкістю до помилки. Секція 32 заміни здійснює процес заміни по заміні позиції 6 кодових розрядів b 0 - b5 з пам'яті 31, так що кодовий розряд, що має низьку стійкість до помилки серед цих 6 кодових розрядів b 0 - b5 з пам'яті 31, може бути призначений біту, що має високу стійкість серед бітів у0 - у5, що представляють один символ 64QAM. Тут, для способу заміни по заміні 6 кодових розрядів b0 - b5 з пам'яті 31 так, щоб їм були призначені 6 бітів у0 - у5, що представляють один символ 64QAM, запропоновані різні системи. Частина В на Фіг. 16 ілюструє перший спосіб заміни; частина С на Фіг. 16 ілюструє другий 13 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 спосіб заміни; а частина D на Фіг. 16 ілюструє третій спосіб заміни. У частинах з В по Фіг. 16 до D по Фіг. 16 (аналогічно також на Фіг. 17, описаної далі), лінійний сегмент, що з'єднує між собою біти bi і yj, означає, що кодовий розряд bi призначений біту yj символу (замінений у позицію біта yj). Як перший спосіб заміни запропоновано прийняти один із трьох видів способів заміни в частині В по Фіг. 16, а як другий спосіб заміни запропоновано прийняти один із двох видів способів заміни в частині С по Фіг. 16. Як третій спосіб заміни запропоновано вибрати й використовувати шість видів способів заміни в частині D по Фіг. 16. Фіг. 17 ілюструє приклад виконання демультиплексора 25 у випадку, коли способом модуляції є 64QAM (відповідно, число m бітів у кодових розрядах коду LDPC, відображених в один символ, дорівнює 6 аналогічно тому, як це має місце на Фіг. 16), а множник b дорівнює 2, а також ілюструє четвертий спосіб заміни. Коли множник b дорівнює 2, пам'ять 31 має ємність зберігання N/(6 × 2) × (6 × 2) у напрямку стовпця × напрямку рядка й містить у собі 12 (= 6 × 2) стовпців. Частина А на Фіг. 17 ілюструє порядок запису коду LDPC в пам'ять 31. Демультиплексор 25 здійснює запис кодових розрядів коду LDPC у напрямку вниз від верху стовпця, що утворює пам'ять 31 (у напрямку стовпця), починаючи з лівого стовпця до стовпця на правій стороні, як описано тут вище з посиланням на Фіг. 16. Потім, якщо запис кодових розрядів закінчується в найбільш низькому розряді самого правого стовпця, кодові розряди зчитуються й виводяться в секцію 32 заміни в блоці з 12 бітів (mb бітів) у напрямку рядка, починаючи з першого рядка всіх стовпців, які утворюють пам'ять 31. Секція 32 заміни здійснює процес заміни по заміні позиції кодових розрядів 12 бітів з пам'яті 31 відповідно до четвертого способу заміни й виводить 12 бітів, отриманих заміною, у якості 12 бітів, що представляють два символи (b символів) 64QAM, зокрема, у якості 6 бітів у0, у1, у2, у3, у4 і у5, що представляють один символ 64QAM, і 6 бітів у0, у1, у2, у3, у4 і у5, що представляють наступний один символ. Тут, частина В на Фіг. 17 ілюструє четвертий спосіб заміни для процесу заміни секцією 32 заміни в частині А по Фіг. 17. Слід зазначити, що те який спосіб заміни є оптимальним, тобто який спосіб заміни забезпечує поліпшену частоту появи помилок у тракті зв'язку AWGN, різниться залежно від швидкості кодування коду LDPC, і т.д. Тепер з посиланням на Фіг. 18 - 20 описується перемежовування парності перемежовувачем 23 парності по Фіг. 8. Фіг. 18 показує граф (частина графа) Таннера для матриці перевірки на парність коду LDPC. Якщо множина вузлів змінної (кодових розрядів, що відповідають їм), з'єднаних з вузлом перевірки, такі як два вузли змінної, страждають від помилки, такої як стирання, у той самий час, як показано на Фіг. 18, то вузол перевірки повертає повідомлення рівної ймовірності, яке відображає те, що ймовірність того, що значення може бути 0, і ймовірність того, що значення може бути 1, рівні один одному для всіх вузлів змінної, з'єднаних із цим вузлом перевірки. Тому, якщо множину вузлів змінної, з'єднаних з тим самим вузлом перевірки, помістити в стан стирання або тому подібне в той самий час, якість декодування погіршується. У цьому випадку, код LDPC, виведений із секції 21 кодування LDPC по Фіг. 8 і запропонований у стандарті DVB-S.2, є нерегулярним повторюваним накопичуваним (IRA) кодом, і матриця НТ парності в матриці Н перевірки на парність має сходинкову структуру, як показано на Фіг. 10. Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою й граф Таннера, що відповідає цій матриці НТ парності. Зокрема, частина А по Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою, а частина В по Фіг. 19 показує граф Таннера, що відповідає матриці Н Т парності із частини А по Фіг. 19. Коли матриця НТ парності має сходинкову структуру, у графі Таннера цієї матриці Н Т парності ті вузли змінної коду LDPC, які відповідають стовпцю елемента в матриці Н Т парності, що має значення 1 і повідомлення якого перебуває за допомогою суміжних кодових розрядів (бітів парності), з'єднані з тим самим вузлом перевірки. Відповідно, якщо описані вище суміжні біти парності поміщені в помилковий стан за рахунок пакетних помилок, стирання або тому подібного, то, оскільки вузол перевірки з'єднаний з множиною вузлів змінної, що відповідають множині бітів парності, які стали помилковими (вузли змінної, повідомлення яких підлягають знаходженню за допомогою бітів парності), повертає повідомлення рівної ймовірності, що сповіщає про те, що ймовірність того, що значення може 14 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 дорівнювати 0, і ймовірність того, що значення може дорівнювати 1, можуть бути рівні один одному, у вузли змінної, з'єднані із цим вузлом перевірки, якість декодування погіршується. Тоді, якщо довжина пакета (число бітів, які стали помилковими через пакетну помилку) велика, якість декодування погіршується ще більше. Тому, щоб запобігти погіршенню якості описаного вище декодування, перемежовувач 23 парності (Фіг. 8) здійснює перемежовування для перемежовування бітів парності коду LDPC із секції 21 кодування LDPC у позиції інших бітів парності. Фіг. 20 ілюструє матрицю НТ парності в матриці Н перевірки на парність, що відповідає коду LDPC, після перемежовування парності, здійсненої перемежовувачем 23 парності по Фіг. 8. Тут, інформаційна матриці НА в матриці Н перевірки на парність, що відповідає коду LDPC, запропонованому в стандарті DVB-S.2 і такому, що виводиться із секції 21 кодування LDPC, має циклічну структуру. Ця циклічна структура означає структуру, у якій деякий стовпець збігається з іншим стовпцем у циклічно зсунутому стані й містить у собі, наприклад, структуру, у якій для кожних Р стовпців позиції значення 1 у рядках цих Р стовпців збігаються з позиціями, у яких перший з Р стовпців циклічно зсунутий у напрямку стовпця на значення, що збільшується пропорційно значенню q, отриманому діленням довжини М парності. Надалі, число Р стовпців у циклічній структурі називається тут відповідно блоковим числом стовпців циклічної структури. Як код LDPC, запропонований в стандарті DVB-S.2 і такий, що виводиться із секції 21 кодування LDPC, доступні два коди LDPC, що включають у себе коди з довжиною N коду, рівної 64,800 і 16,200 бітів, як описано тут вище з посиланням на Фіг. 11. Тепер, якщо із двох різних кодів LDPC, довжина N коду яких дорівнює 64,800 і 16,200 бітів, звернути увагу на код LDPC, довжина N коду якого дорівнює 64,800 бітів, то доступні одинадцять різних швидкостей кодування цього коду LDPC, довжина N коду якого складає 64,800 бітів, як описано вище з посиланням на Фіг. 11. Відносно кодів LDPC, довжина N коду яких дорівнює 64,800 бітів і які мають одинадцять різних швидкостей кодування, у стандарті DVB-S.2 запропоновано, що число Р стовпців циклічної структури повинно бути 360, що є одним з дільників довжини М парності, крім 1 і М. Далі, відносно кодів LDPC, довжина N коду яких дорівнює 64,800 бітів і які мають одинадцять різних швидкостей кодування, довжина М парності має значення відмінне від простих чисел, і представляється виразом М = q × p=q × 360, що використовує значення q, що різниться залежно від швидкості кодування. Відповідно, значення q також є одним з дільників довжини М парності, крім 1 і М, аналогічно числу Р стовпців циклічної структури й отримується діленням довжини М парності на число Р стовпців циклічної структури (добуток Р і q, які є дільниками довжини М парності, являє собою довжину М парності). Коли інформаційна довжина представлена числом К, а ціле число більше 0, але менше Р представлене числом х, а ціле число більше 0, але менше q представлене числом у, перемежовувач 23 парності перемежовує в якості перемежовування парності (K + qx + y + 1)-й кодовий розряд із числа бітів парності, які складають від (К + 1)-го до (К + М)-го бітів коду LDPC із секції 21 кодування LDPC, у позицію (К + Ру + х + 1)-го кодового розряду. Відповідно до такого перемежовування парності, оскільки вузли змінної (біти парності, що відповідають цим вузлам змінної), з'єднані з тим самим вузлом перевірки, рознесені на відстань, що відповідає числу Р стовпців циклічної структури - тут на 360 бітів, - то, коли довжина пакетної помилки менше 360 бітів, можна запобігти такій ситуації, що множина вузлів змінної, з'єднаних з тим самим вузлом перевірки, отримуються помилковими в той самий час. У результаті, стійкість до пакетної помилки можна поліпшити. Слід зазначити, що код LDPC після перемежовування парності, при якому (K + qx + y + 1)-й кодовий розряд перемежовується в позицію (К + Ру + х + 1)-го кодового розряду, збігається з кодом LDPC матриці перевірки на парність (що також тут називається перетвореною матрицею перевірки на парність), отриманим заміною стовпця при заміні (K + qx + y + 1)-го стовпця вихідної матриці Н перевірки на парність на (К + Ру + х + 1)-й стовпець. Далі, у матриці парності перетвореної матриці перевірки на парність, як видно з Фіг. 20, з'являється псевдоциклічна структура, у якій блок складає Р стовпців (на Фіг. 20 це 360 стовпців). Тут, псевдоциклічна структура означає структуру, що має ділянку із циклічною структурою за винятком її частини. У стовпці перетвореної матриці перевірки на парність, що отриманий застосуванням заміни стовпця, що відповідає перемежовуванню парності в матриці перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2, ділянка з 360 рядків × 360 стовпців (описана нижче зсунута матриця) у правій верхній ділянці коротше на один елемент зі значенням 1 (який має значення 0). Тому, перетворена матриця перевірки на парність не має 15 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 (повної) циклічної структури, але має псевдоциклічну структуру. Слід зазначити, що перетворена матриця перевірки на парність по Фіг. 20 являє собою матрицю, у якій також заміна рядків для конфігурування перетвореної матриці перевірки на парність із описаної вище сконфігурованої матриці застосована до вихідної матриці Н перевірки на парність на додаток до заміни стовпців, що відповідає перемежовуванню парності. Тепер, з посиланням на Фіг. 21 - 24 описується перемежовування прокручування стовпців перемежовувачем 24 прокручування стовпців по Фіг. 8. У передавальному пристрої 11 по Фіг. 8 два або більше кодові розряди коду LDPC передаються в якості одного символу, як запропоновано вище, щоб поліпшити ефективність використання частот. Зокрема, наприклад, коли 2 біти з кодових розрядів використовуються для утворення одного символу, то як спосіб модуляції використовується, наприклад, QPSK, але коли 4 біти з кодових розрядів використовуються для утворення одного символу, то як спосіб модуляції використовується, наприклад, 16QAM. Коли при цьому два або більше кодові розряди передаються в якості одного символу, то, якщо в деякому символі відбувається стирання або тому подібне, усі з кодових розрядів цього символу стають помилковими (стертими). Відповідно, щоб знизити ймовірність того, що множина вузлів змінної (кодових розрядів, що відповідають цим вузлам змінної), з'єднаних з тим самим вузлом перевірки, можуть постраждати від стирання в той самий час, для поліпшення якості при декодуванні необхідно уникати того, щоб вузли змінної, що відповідають кодовим розрядам одного символу з'єднувалися з тим самим вузлом перевірки. При цьому, у матриці Н перевірки на парність коду LDPC, запропонованого в стандарті DVBS.2 і такого, що виводиться із секції 21 кодування LDPC, інформаційна матриця Н А має циклічну структуру, а матриця НТ має сходинкову структуру, як описано вище. Тоді, у перетвореній матриці перевірки на парність, що є матрицею перевірки на парність коду LDPC після перемежовування парності, циклічна структура (точніше, псевдоциклічна структура, як описано вище) з'являється також у матриці парності, як описано на Фіг. 20. Фіг. 21 показує перетворену матрицю перевірки на парність. Зокрема, частина А по Фіг. 21 ілюструє перетворену матрицю перевірки на парність матриці Н перевірки на парність, що має довжину N коду, рівну 64,800 бітів, і швидкість (r) кодування, рівну 3/4. У частині А Фіг. 21 позиція елемента зі значенням 1 у перетвореній матриці перевірки на парність позначена крапкою (). У частині В Фіг. 21 показаний процес, здійснюваний демультиплексором 25 (Фіг. 8) для коду LDPC перетвореної матриці перевірки на парність із частини А Фіг. 21, тобто код LDPC після перемежовування парності. У частині В Фіг. 21 кодові розряди коду LDPC після перемежовування парності записуються в напрямку стовпця в чотирьох стовпцях, які утворюють пам'ять 31 демультиплексора 25 при використанні 16QAM як спосіб модуляції. Кодові розряди, записані в напрямку стовпця в чотирьох стовпцях, які утворять пам'ять 31, зчитуються в напрямку рядка в блоці з 4 бітів, які складають один символ. У цьому випадку, 4 кодових розряди В0, В1, В2 і В3, які складають один символ, іноді складають кодові розряди, що відповідають 1 і включені в довільний рядок матриці перевірки на парність після перетворення по частині А Фіг. 21, і в цьому випадку вузли змінної, що відповідають кодовим розрядам В0, В1, В2 і В3, з'єднані з тим самим вузлом перевірки. Відповідно, коли ці 4 кодових розряди В0, В1, В2 і В3 одного символу стають кодовими розрядами, що відповідають 1 і включені в довільний рядок, якщо відбувається стирання цього символу, то той самий вузол перевірки, до якого приєднані вузли змінної, відповідним кодовим розрядам В0, В1, В2 і В3, не може знайти відповідне повідомлення. У результаті погіршується якість при декодуванні. Крім того, відносно швидкостей кодування відмінних від швидкості кодування 3/4, множина кодових розрядів, що відповідають множині вузлів змінної, з'єднаних з тим самим вузлом перевірки, іноді складають один символ 16QAM аналогічно. Тому перемежовувач 24 прокручування стовпців здійснює перемежовування прокручування стовпців, у якому кодові розряди коду LDPC після перемежовування парності з перемежовувача 23 парності перемежовуються так, що множина кодових розрядів, що відповідають 1 і включених в один довільний рядок перетвореної матриці перевірки на парність, не відображаються в один символ. Фіг. 22 являє ілюструє перемежовування прокручування стовпців. Зокрема, Фіг. 22 ілюструє пам'ять 31 (Фіг. 16 і 17) демультиплексора 25. 16 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 Пам'ять 31 має ємність зберігання для зберігання mb бітів в (вертикальному) напрямку стовпця й зберігає N/(mb) бітів в (горизонтальному) напрямку рядка й містить у собі mb стовпців, як описано на Фіг. 16. Далі, перемежовувач 24 прокручування стовпців записує кодові розряди коду LDPC у напрямку стовпців у пам'ять 31 і керує початковою позицією запису, коли кодові розряди зчитуються в напрямку рядка, для здійснення перемежовування прокручування стовпців. Зокрема, перемежовувач 24 прокручування стовпців відповідним чином змінює початкову позицію запису, у якій повинен починатися запис кодових розрядів для кожного з множини стовпців, так що множина кодових розрядів, зчитаних у напрямку рядка й використаних для одержання одного символу, можуть не стати кодовими розрядами, що відповідають 1 і включеними в один довільний рядок перетвореної матриці перевірки на парність (переставляє кодові розряди коду LDPC так, що множина кодових розрядів, що відповідають 1 і включених в один довільний рядок матриці перевірки на парність, можуть не включатися в той самий символ). Тут, Фіг. 22 показує приклад конфігурації пам'яті 21, коли способом модуляції є 16QAM і, крім того, описаний вище з посиланням на Фіг. 16 множник b дорівнює 1. Відповідно, число m бітів у кодових розрядах коду LDPC, що підлягають відображенню в один символ, складає 4 біти, а пам'ять 31 утворена із чотирьох (= mb) стовпців. Перемежовувач 24 прокручування стовпців по Фіг. 22 (замість демультиплексора 25, показаного на Фіг. 16) здійснює запис кодових розрядів коду LDPC у напрямку вниз (напрямок стовпця) зверху в чотири стовпці, які утворюють пам'ять 31, починаючи з лівого стовпця до стовпця на правій стороні. Потім, коли запис кодових розрядів закінчується в крайньому правому стовпці, перемежовувач 24 прокручування стовпців зчитує кодові розряди в блоці по 4 біти (mb бітів) у напрямку рядка, починаючи з першого рядка всіх стовпців, які утворюють пам'ять 31, і виводить ці кодові розряди як код LDPC після перемежовування прокручування стовпців у секцію 32 заміни (Фіг. 16 і 17) демультиплексора 25. Однак, якщо адреса головної (крайньої верхньої) позиції кожного стовпця представлена 0 і адреси позицій у напрямку стовпця представлені цілими числами в спадному порядку, то перемежовувач 24 прокручування стовпців по Фіг. 22 встановлює для крайнього лівого стовпця початкову позицію запису в позицію, адреса якої дорівнює 0; встановлює для другого стовпця (ліворуч) початкову позицію запису в позицію, адреса якої дорівнює 2; установлює для третього стовпця початкову позицію запису в позицію, адреса якої дорівнює 4; і встановлює для четвертого стовпця початкову позицію запису в позицію, адреса якої дорівнює 7. Слід зазначити, що по відношенню до стовпців, для яких початкова позиція запису є будьякою іншою позицією, ніж позиція, адреса якої дорівнює 0, після того, як кодові розряди записані в крайню нижню позицію, позиція запису вертається на верх (у позицію, адреса якої дорівнює 0), і здійснюється запис у позицію, що безпосередньо передує початкової позиції запису. Після цього здійснюється запис у наступний (правий) стовпець. При здійсненні такого перемежовування прокручування стовпців, як описано вище, може бути попереджена така ситуація, що множина кодових розрядів, що відповідають множині вузлів змінної, з'єднаних з тим самим вузлом перевірки, складають один символ 16QAM (включені в той самий символ), відносно кодів LDPC всіх швидкостей кодування, довжина N коду яких складає 64,800, як запропоновано в стандарті DVB-S.2, а в результаті можна поліпшити якість при декодуванні в тракті зв'язку, що забезпечує стирання. Фіг. 23 ілюструє число стовпців пам'яті 31, необхідних для перемежовування прокручування стовпців, і адреси початкової позиції запису для кожного способу модуляції відносно кодів LDPC одинадцяти різних швидкостей кодування з довжиною N коду, рівною 64,800, як запропоновано стандартом DVB-S.2. Як спосіб заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) приймається один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий QPSK, число m бітів одного символу дорівнює 2 біти й множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має два стовпці для зберігання 2 × 1 (= mb) бітів у напрямку рядка й зберігає 64,800/(2 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двох стовпців пам'яті 31 установлюється в позицію, адреса якої дорівнює 0, а початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий QPSK, число m бітів одного символу дорівнює 2 біти й множник b дорівнює 2. 17 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 У цьому випадку, згідно Фіг. 23, пам'ять 31 має чотири стовпці для зберігання 2 × 2 (= mb) бітів у напрямку рядка й зберігає 64,800/(2 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із чотирьох стовпців пам'яті 31 установлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 4, а початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 16QAM, число m бітів одного символу дорівнює 4 біти й множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має чотири стовпці для зберігання 4 × 1 (= mb) бітів у напрямку рядка й зберігає 64,800/(4 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 4, а початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 16QAM, число m бітів одного символу дорівнює 4 біти й множник b дорівнює 2. У цьому випадку, згідно Фіг. 23, пам'ять 31 має вісім стовпців для зберігання 4 × 2 (= mb) бітів у напрямку рядка й зберігає 64,800/(4 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з восьми стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 7, а початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 64QAM, число m бітів одного символу дорівнює 6 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має шість стовпців для зберігання 6 × 1 (= mb) бітів у напрямку рядка й зберігає 64,800/(6 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із шести стовпців пам'яті 31 установлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 9, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 10, а початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 13. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 64QAM, число m бітів одного символу дорівнює 6 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 23, пам'ять 31 має дванадцять стовпців для зберігання 6 × 2 (= mb) бітів у напрямку рядка й зберігає 64,800/(6 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із дванадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, 18 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 адреса якої дорівнює 8, а початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 9. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 256QAM, число m бітів одного символу дорівнює 8 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має вісім стовпців для зберігання 8 × 1 (= mb) бітів у напрямку рядка й зберігає 64,800/(8 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з восьми стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 7, а початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 256QAM, число m бітів одного символу дорівнює 8 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 23, пам'ять 31 має шістнадцять стовпців для зберігання 8 × 2 (= mb) бітів у напрямку рядка й зберігає 64,800/(8 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із шістнадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 15, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 16, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 20, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 22, початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 22, початкова позиція запису для тринадцятого стовпця встановлюється в позицію, адреса якої дорівнює 27, початкова позиція запису для чотирнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 27, початкова позиція запису для п'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 28, а початкова позиція запису для шістнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 32. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 1024QAM, число m бітів одного символу дорівнює 10 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має десять стовпців для зберігання 10 × 1 (= mb) бітів у напрямку рядка й зберігає 64,800/(10 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з десяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 6, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 11, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 13, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 15, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 17, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 18, а початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 20. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 1024QAM, число m бітів одного символу дорівнює 10 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 23, пам'ять 31 має двадцять стовпців для зберігання 10 × 2 (= 19 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 mb) у напрямку рядка й зберігає 64,800/(10 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 6, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 6, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 9, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 13, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 14, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 14, початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 16, початкова позиція запису для тринадцятого стовпця встановлюється в позицію, адреса якої дорівнює 21, початкова позиція запису для чотирнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 21, початкова позиція запису для п'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 23, початкова позиція запису для шістнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 25, початкова позиція запису для сімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 25, початкова позиція запису для вісімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 26, початкова позиція запису для дев'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 28, а початкова позиція запису для двадцятого стовпця встановлюється в позицію, адреса якої дорівнює 30. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 4096QAM, число m бітів одного символу дорівнює 12 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 23, пам'ять 31 має дванадцять стовпців для зберігання 12 × 1 (= mb)бітів у напрямку рядка й зберігає 64,800/(12 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із дванадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 8, а початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 9. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 4096QAM, число m бітів одного символу дорівнює 12 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 23, пам'ять 31 має двадцять чотири стовпці для зберігання 12 × 2 (= mb) бітів у напрямку рядка й зберігає 64,800/(12 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двадцяти чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 12, початкова позиція запису для одинадцятого стовпця встановлюється в 20 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 позицію, адреса якої дорівнює 13, початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 16, початкова позиція запису для тринадцятого стовпця встановлюється в позицію, адреса якої дорівнює 17, початкова позиція запису для чотирнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 19, початкова позиція запису для п'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 21, початкова позиція запису для шістнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 22, початкова позиція запису для сімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 23, початкова позиція запису для вісімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 26, початкова позиція запису для дев'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 37, початкова позиція запису для двадцятого стовпця встановлюється в позицію, адреса якої дорівнює 39, початкова позиція запису для двадцять першого стовпця встановлюється в позицію, адреса якої дорівнює 40, початкова позиція запису для двадцять другого стовпця встановлюється в позицію, адреса якої дорівнює 41, початкова позиція запису для двадцять третього стовпця встановлюється в позицію, адреса якої дорівнює 41, а початкова позиція запису для двадцять четвертого стовпця встановлюється в позицію, адреса якої дорівнює 41. Фіг. 24 ілюструє число стовпців пам'яті 31, необхідних для перемежовування прокручування стовпців, і адресу початкової позиції запису для кожного способу модуляції відносно кодів LDPC десяти різних швидкостей кодування з довжиною N коду, рівною 16,200, як запропоновано стандартом DVB-S.2. Як спосіб заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, крім того як спосіб модуляції прийнятий QPSK, число m бітів одного символу дорівнює 2 біти й множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має два стовпці для зберігання 2 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(2 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, а початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий QPSK, число m бітів одного символу дорівнює 2 біти й множник b дорівнює 2. У цьому випадку, згідно Фіг. 24, пам'ять 31 має чотири стовпці для зберігання 2 × 2 (= mb) бітів у напрямку рядка й зберігає 16,200/(2 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 3, а початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 3. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 16QAM, число m бітів одного символу дорівнює 4 біти й множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має чотири стовпці для зберігання 4 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(4 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 3, а початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 3. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 16QAM, число m бітів одного символу дорівнює 4 біти й множник b дорівнює 2. У цьому випадку, згідно Фіг. 24, пам'ять 31 має вісім стовпців для зберігання 4 × 2 (= mb) бітів у напрямку рядка й зберігає 16,200/(4 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з восьми стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 20, початкова позиція запису для сьомого 21 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпця встановлюється в позицію, адреса якої дорівнює 20, а початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 21. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 64QAM, число m бітів одного символу дорівнює 6 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має шість стовпців для зберігання 6 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(6 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із шести стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 7, а початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 64QAM, число m бітів одного символу дорівнює 6 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 24, пам'ять 31 має дванадцять стовпців для зберігання 6 × 2 (= mb) бітів у напрямку рядка й зберігає 16,200/(6 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із дванадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 6, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, а початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 256QAM, число m бітів одного символу дорівнює 8 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має вісім стовпців для зберігання 8 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(8 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з восьми стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 20, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 20, а початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 21. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 1024QAM, число m бітів одного символу дорівнює 10 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має десять стовпців для зберігання 10 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(10 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого з десяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для 22 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 восьмого стовпця встановлюється в позицію, адреса якої дорівнює 4, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 5, а початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 1024QAM, число m бітів одного символу дорівнює 10 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 24, пам'ять 31 має двадцять стовпців для зберігання 10 × 2 (= mb) бітів у напрямку рядка й зберігає 16,200/(10 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двадцяти стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для тринадцятого стовпця встановлюється в позицію, адреса якої дорівнює 5, початкова позиція запису для чотирнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для п'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для шістнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для сімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для вісімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 8, початкова позиція запису для дев'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 8, а початкова позиція запису для двадцятого стовпця встановлюється в позицію, адреса якої дорівнює 10. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий один з першого-третього способів заміни по Фіг. 16, а крім того, як спосіб модуляції прийнятий 4096QAM, число m бітів одного символу дорівнює 12 бітів і множник b дорівнює 1. У цьому випадку, згідно Фіг. 24, пам'ять 31 має дванадцять стовпців для зберігання 12 × 1 (= mb) бітів у напрямку рядка й зберігає 16,200/(12 × 1) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двадцяти чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 6, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, а початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7. Далі, коли в якості способу заміни для процесу заміни в демультиплексорі 25 (Фіг. 8) прийнятий четвертий спосіб заміни по Фіг. 17, а крім того, як спосіб модуляції прийнятий 4096QAM, число m бітів одного символу дорівнює 12 бітів і множник b дорівнює 2. У цьому випадку, згідно Фіг. 24, пам'ять 31 має двадцять чотири стовпці для зберігання 12 × 2 (= mb) бітів у напрямку рядка й зберігає 16,200/(12 × 2) бітів у напрямку стовпця. Тоді, початкова позиція запису для першого із двадцяти чотирьох стовпців пам'яті 31 встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для другого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для третього стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для четвертого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція 23 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 запису для п'ятого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для шостого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для сьомого стовпця встановлюється в позицію, адреса якої дорівнює 0, початкова позиція запису для восьмого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для дев'ятого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для десятого стовпця встановлюється в позицію, адреса якої дорівнює 1, початкова позиція запису для одинадцятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для дванадцятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для тринадцятого стовпця встановлюється в позицію, адреса якої дорівнює 2, початкова позиція запису для чотирнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 3, початкова позиція запису для п'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 7, початкова позиція запису для шістнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 9, початкова позиція запису для сімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 9, початкова позиція запису для вісімнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 9, початкова позиція запису для дев'ятнадцятого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для двадцятого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для двадцять першого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для двадцять другого стовпця встановлюється в позицію, адреса якої дорівнює 10, початкова позиція запису для двадцять третього стовпця встановлюється в позицію, адреса якої дорівнює 10, а початкова позиція запису для двадцять четвертого стовпця встановлюється в позицію, адреса якої дорівнює 11. Тепер, з посиланням на блок-схему алгоритму по Фіг. 25, описується процес передачі, здійснюваний передавальним пристроєм 11 по Фіг. 8. Секція 21 кодування LDPC очікує, щоб на неї були подані об'єктні дані, і на етапі S101 кодує ці об'єктні дані в коди LDPC і подає ці коди LDPC у бітовий перемежовувач 22. Після цього обробка переходить до етапу S102. На етапі S102 бітовий перемежовувач 22 здійснює бітове перемежовування для кодів LDPC із секції 21 кодування LDPC і подає коди LDPC після перемежовування в секцію 26 відображення. Після цього обробка переходить до етапу S103. Зокрема, на етапі S102 перемежовувач 23 парності в бітовому перемежовувачі 22 здійснює перемежовування парності для кодів LDPC із секції 21 кодування LDPC і подає ці коди LDPC після перемежовування парності в перемежовувач 24 прокручування стовпців. Перемежовувач 24 прокручування стовпців здійснює перемежовування прокручування стовпців для кодів LDPC з перемежовувача 23 парності, а потім демультиплексор 25 здійснює процес заміни для коду LDPC після перемежовування прокручування стовпців перемежовувачем 24 прокручування стовпців. Потім, коди LDPC після процесу заміни подаються з демультиплексора 25 у секцію 26 відображення. На етапі S103 секція 26 відображення відображає m кодових розрядів кодів LDPC з демультиплексора 25 у символи, представлені сигнальними крапками, що визначаються способом модуляції для ортогональної модуляції, здійснюваною секцією 27 ортогональної модуляції, і подає відображений символ у секцію 27 ортогональної модуляції. Потім обробка переходить до етапу S104. На етапі S104 секція 27 ортогональної модуляції здійснює ортогональну модуляцію несучої відповідно до сигнальних крапок із секції 26 відображення. Потім обробка переходить до етапу S105, на якому передається модульований сигнал, отриманий у результаті ортогональної модуляції, після чого обробка закінчується. Слід зазначити, що процес передачі по Фіг. 25 здійснюється по магістралі неодноразово. За рахунок здійснення перемежовування парності й перемежовування прокручування стовпців, як описано вище, може бути поліпшена стійкість до стирання або пакетних помилкам, коли множина кодових розрядів у кодах LDPC передаються як один символ. Тут, хоча перемежовувач 23 парності, що є блоком для здійснення перемежовування парності, і перемежовувач 24 прокручування стовпців, що є блоком для перемежовування прокручування стовпців, на Фіг. 8 виконані окремо один від одного для зручності опису, перемежовувач 23 парності й перемежовувач 24 прокручування стовпців можуть в інших випадках виконуватися як єдиний блок. Зокрема, як перемежовування парності, так і перемежовування прокручування стовпців можуть здійснюватися шляхом запису й зчитування кодових розрядів в пам'ять й з пам'яті й можуть бути представлені матрицею для перетворення адрес (адрес запису), у які повинен 24 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 здійснюватися запис кодових розрядів, в адреси (адреси зчитування), з яких повинне здійснюватися зчитування кодових розрядів. Відповідно, якщо матриця, отримана перемножуванням матриці, що представляє перемежовування парності, і матриці, що представляє перемежовування прокручування стовпців, знайдена заздалегідь, то, якщо ця матриця використовується для перетворення кодових розрядів, тоді можна одержати результат, у якому здійснюється перемежовування парності, а потім коди LDPC після перемежовування парності перемежовуються із прокручуванням стовпців. Далі, на додаток до перемежовувача 23 парності й перемежовувача 24 прокручування стовпців, може бути об'єднаний і демультиплексор 25. Зокрема, процес заміни, здійснюваний демультиплексором 25, може бути представлений матрицею для перетворення адреси запису в пам'яті 31 для зберігання коду LDPC, на адресу зчитування. Відповідно, якщо матриця, отримана перемножуванням матриці, що представляє перемежовування парності, іншої матриці, що представляє перемежовування прокручування стовпців, і ще однієї матриці, що представляє процес заміни, знайдена заздалегідь, тоді перемежовування парності, перемежовування прокручування стовпців і процес заміни можуть здійснюватися спільно за допомогою знайденої матриці. Слід зазначити, що можна здійснювати тільки одне з перемежовування парності й перемежовування прокручування стовпців. Тепер, з посиланням на Фіг. 26 - 28, описується моделювання, здійснене відносно передавального пристрою 11 по Фіг. 8 для виміру частоти появи помилок (частота появи помилкових бітів). Це моделювання здійснювалося з використанням тракту зв'язку, що має тремтіння, співвідношення корисного й небажаного сигналів D/U яких становить 0 дб. Фіг. 26 показує модель тракту зв'язку, прийняту при моделюванні. Зокрема, частина А по Фіг. 26 показує модель тремтіння, прийняту при моделюванні. Разом з тим, частина В по Фіг. 26 показує модель тракту зв'язку, що має тремтіння, представлене моделлю із частини А по Фіг. 26. Слід зазначити, що в частині В по Фіг. 26 Н представляє модель тремтіння в частині А по Фіг. 26. Далі, у частині В по Фіг. 26 N представляє перешкоди між несучими (ICI), а при 2 моделюванні очікувана величина E[N ] потужності апроксимувалася адитивним білим гаусовим шумом (AWGN). Фіг. 27 і 28 ілюструють співвідношення між частотою появи помилок, отриманою при моделюванні, і допплерівською частотою fd тремтіння. Слід зазначити, що Фіг. 27 ілюструє співвідношення між частотою появи помилок і допплерівською частотою fd, коли способом модуляції є 16QAM, а швидкість кодування (r) дорівнює (3/4) і, крім того, способом заміни є перший спосіб заміни. При цьому, Фіг. 28 ілюструє співвідношення між частотою появи помилок і допплерівською частотою f d, коли способом модуляції є 64QAM, а швидкість кодування (r) дорівнює (5/6) і, крім того, способом заміни є перший спосіб заміни. Далі, на Фіг. 27 і 28 крива, намальована жирною лінією, позначає співвідношення між частотою появи помилок і допплерівською частотою f d, коли здійснювалися усі з перемежовування парності, перемежовування прокручування стовпців і процесу заміни, а крива, намальована тонкою лінією, позначає співвідношення між частотою появи помилок і допплерівською частотою fd, коли здійснювався тільки процес заміни із числа перемежовування парності, перемежовування прокручування стовпців і процесу заміни. На обох Фіг. 27 і 28 можна побачити, що частота появи помилок поліпшується (зменшується), коли здійснюються усі з перемежовування парності, перемежовування прокручування стовпців і процесу заміни, а не коли здійснюється тільки процес заміни. Фіг. 29 є блок-схемою, що показує приклад конфігурації прийомного пристрою 12 по Фіг. 7. На Фіг. 29 прийомний пристрій 12 являє собою пристрій обробки даних для прийому модульованого сигналу від передавального пристрою 11 (Фіг. 7) і містить у собі секцію 51 ортогональної демодуляції, секцію 52 зворотного відображення; деперемежовувач 53 і секцію декодування 56 LDPC. Секція 51 ортогональної демодуляції приймає модульований сигнал від передавального пристрою 11 і здійснює ортогональну демодуляцію, а потім подає символи, отримані в результаті ортогональної демодуляції (значення на осях I і Q) у секцію 52 зворотного відображення. Секція 52 зворотного відображення здійснює зворотне відображення по перетворенню 25 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 символів із секції 51 ортогональної демодуляції в кодові розряди коду LDPC і подає ці кодові розряди в деперемежовувач 53. Деперемежовувач 53 містить у собі мультиплексор (MUX) 54 і деперемежовувач 55 прокручування стовпців і здійснює деперемежовування символів з бітів із секції 52 зворотного відображення. Зокрема, мультиплексор 54 здійснює процес зворотної заміни (зворотний процес процесу заміни), що відповідає процесу заміни, здійснюваному демультиплексором 25 по Фіг. 8, для кодів LDPC із секції 52 зворотного відображення, тобто процес зворотної заміни по поверненню позицій кодових розрядів (бітів) кодів LDPC, замінених процесом заміни, на вихідні позиції. Потім мультиплексор 54 подає код LDPC, отриманий у результаті процесу зворотної заміни, у деперемежовувач 55 прокручування стовпців. Деперемежовувач 55 прокручування стовпців здійснює деперемежовування прокручування стовпців (процес, зворотний перемежовуванню прокручування стовпців), що відповідає перемежовуванню прокручування стовпців як процес перестановки, здійсненого перемежовувачем 24 прокручування стовпців по Фіг. 8, тобто, наприклад, деперемежовування прокручування стовпців як процес зворотної перестановки по поверненню розміщення кодових розрядів коду LDPC, що має розміщення, змінене перемежовуванням прокручування стовпців як процес перестановки у вихідне розміщення, для коду LDPC з мультиплексора 54. Зокрема, деперемежовувач 55 прокручування стовпців здійснює деперемежовування прокручування стовпців шляхом запису кодових розрядів коду LDPC в пам'ять й зчитування записаних кодових розрядів з пам'яті для деперемежовування, при цьому пам'ять виконана аналогічно пам'яті 31, що показана на Фіг. 22, і т.д. Слід зазначити, що в деперемежовувачі 55 прокручування стовпців запис кодових розрядів здійснюється в напрямку рядка пам'яті для деперемежовування за допомогою адрес зчитування при зчитуванні кодів з пам'яті 31 в якості адрес запису. При цьому зчитування кодових розрядів здійснюється в напрямку стовпця пам'яті для деперемежовування за допомогою адрес запису при записі кодових розрядів в пам'ять 31 в якості адрес зчитування. Коди LDPC, отримані в результаті деперемежовування прокручування стовпців, подаються з деперемежовувача 55 прокручування стовпців у секцію 56 декодування LDPC. Тут, хоча код LDPC, поданий із секції 52 зворотного відображення в деперемежовувач 53 отриманий перемежовуванням парності, перемежовуванням прокручування стовпців і процесом заміни, здійсненими в такому їхньому порядку, деперемежовувач 53 здійснює тільки процес зворотної заміни, що відповідає процесу заміни, і деперемежовування прокручування стовпців, що відповідає перемежовуванню прокручування стовпців. Відповідно, деперемежовування парності, що відповідає перемежовуванню парності (процес, зворотний перемежовуванню парності), тобто деперемежовування парності, що повертає розміщення кодових розрядів кодів LDPC, розміщення яких змінено перемежовуванням парності, у вихідне розміщення, не здійснюється. Відповідно, код LDPC, для якого процес зворотної заміни й деперемежовування прокручування стовпців здійснені, але деперемежовування парності не здійснено, подається з (деперемежовувача 55 прокручування стовпців) деперемежовувача 53 у секцію 56 декодування LDPC. Секція 56 декодування LDPC здійснює декодування LDPC коду LDPC з деперемежовувача 53 за допомогою перетвореної матриці перевірки на парність, отриманої за рахунок здійснення щонайменше заміни стовпців, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC по Фіг. 8, і виводить дані, отримані в результаті декодування LDPC як результат декодування об'єктних даних. Фіг. 30 являє собою блок-схему алгоритму, що ілюструє процес прийому, здійснюваний прийомним пристроєм 12 по Фіг. 29. Секція 51 ортогональної демодуляції приймає модульований сигнал від передавального пристрою 11 на етапі S111. Потім, обробка переходить до етапу S112, на якому секція 51 ортогональної модуляції здійснює ортогональну демодуляцію модульованого сигналу. Секція 51 ортогональної демодуляції подає сигнальні крапки, отримані в результаті ортогональної демодуляції, у секцію 52 зворотного відображення, після чого обробка переходить від етапу S112 до етапу S113. На етапі S113 секція 52 зворотного відображення здійснює зворотне відображення по перетворенню символів із секції 51 ортогональної демодуляції в символи й подає кодові розряди в деперемежовувач 53, після чого обробка переходить до етапу S114. На етапі S114 деперемежовувач 53 здійснює деперемежовування кодових розрядів коду 26 UA 101638 C2 5 10 15 20 25 30 35 40 LDPC із секції 52 зворотного відображення, після чого обробка переходить до етапу S115. Зокрема, на етапі S114 мультиплексор 54 у деперемежовувачі 53 здійснює процес зворотної заміни для коду LDPC із секції 52 зворотного відображення й подає код LDPC, отриманий у результаті процесу зворотної заміни в деперемежовувач 55 прокручування стовпців. Деперемежовувач 55 прокручування стовпців здійснює деперемежовування прокручування стовпців для коду LDPC з мультиплексора 54 і подає код LDPC, отриманий у результаті деперемежовування прокручування стовпців, у секцію 56 декодування LDPC. На етапі S115 секція 56 декодування LDPC здійснює декодування LDPC коду LDPC з деперемежовувача 55 прокручування стовпців за допомогою перетвореної матриці перевірки на парність, отриманої шляхом здійснення щонайменше заміни стовпців, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC по Фіг. 8, і виводить дані, отримані декодуванням LDPC як результат декодування об'єктних даних. Після цього обробка закінчується. Слід зазначити, що процес прийому по Фіг. 30 здійснюється багаторазово. Крім того, на Фіг. 29 мультиплексор 54 для здійснення процесу зворотної заміни й деперемежовувач 55 прокручування стовпців для здійснення деперемежовування прокручування стовпців виконані окремо один від одного для зручності опису, аналогічно випадку по Фіг. 8. Однак мультиплексор 54 і деперемежовувач 55 прокручування стовпців можуть бути виконані спільно один з одним. Далі, коли передавальний пристрій 11 по Фіг. 8 не здійснює перемежовування прокручування стовпців, немає необхідності передбачати деперемежовувач 55 прокручування стовпців у прийомному пристрої 12 по Фіг. 29. Тепер декодування LDPC, здійснюване секцією 56 декодування LDPC по Фіг. 29 описується далі. Секція 56 декодування LDPC по Фіг. 29 здійснює декодування LDPC коду LDPC, для якого здійснені процес зворотної заміни й деперемежовування прокручування стовпців, але не здійснено деперемежовування парності, з деперемежовувача 55 прокручування стовпців, як описано вище, за допомогою перетвореної матриці перевірки на парність, отриманої здійсненням щонайменше заміни стовпців, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC по Фіг. 8. Тут, декодування LDPC, що може придушувати робочу частоту в достатньо здійсненному діапазоні при скороченні розмірів схем за рахунок здійснення декодування LDPC за допомогою перетвореної матриці перевірки на парність, запропоновано раніше (див., наприклад, викладену заявку на патент Японії № 2004 - 343170). Таким чином, раніше запропоноване декодування LDPC, що використовує перетворену матрицю перевірки на парність, описується спочатку з посиланнями на Фіг. 31 - 34. Фіг. 31 показує приклад матриці Н перевірки на парність коду LDPC, довжина N коду якого дорівнює 90, а швидкість кодування дорівнює 2/3. Слід зазначити, що на Фіг. 31 нуль представлений крапкою (.) (це аналогічно застосовно до Фіг. 32 і 33, що описуються далі). У матриці Н перевірки на парність по Фіг. 31 матриця парності має сходинкову структуру. Фіг. 32 ілюструє матрицю Н' перевірки на парність, отриману застосуванням заміни рядків по виразу (9) і заміни стовпців по виразу (9) до матриці Н перевірки на парність по Фіг. 31. 45 Заміна рядків: (6s + t + 1)-ий рядок  (5t + s + 1)-ий рядок Заміна стовпців: (6х + у + 61)-й стовпець  (5у + х + 61)-й стовпець 50 55 (8) (9) Однак у виразах (8) і (9) s, t, x і у є цілими числами в межах 0  s < 5, 0  t < 6, 0  x < 5 и 0  y < 6, відповідно. Відповідно до заміни рядків по виразу (8), заміна здійснюється таким чином, що 1-ий, 7-ий, 13-ий, 19-ий та 25-ий рядки, кожний з номерів яких вказує залишок від ділення 1 на 6, замінюються на 1-ий, 2-ий, 3-ий, 4-ий та 5-ий рядки, а2-ий, 8-ий, 14-ий, 20-ий та 26-ий рядки, кожний з номерів яких вказує залишок від ділення 2 на 6, замінюються на 6-ий, 7-ий, 8-ий, 9-ий та 10-ий рядки. З іншого боку, відповідно до заміни стовпців по виразу (9), заміна здійснюється для 61-го й наступних стовпців (матриці парності), так що 61-й, 67-й, 73-й, 79-й і 85-й стовпці, кожний з номерів яких вказує залишок від ділення 1 на 6, замінюються на 61-й, 62-й, 63-й, 64-й і 65-й стовпці, а 62-й, 68-й, 74-й, 80-й та 86-й стовпці, кожний з номерів яких вказує залишок від 27 UA 101638 C2 5 10 15 20 25 30 35 40 45 50 55 60 ділення 2 на 6, заміняються на 66-й, 67-й, 68-й, 69-й і 70-й стовпці. Матриця, отримана шляхом здійснення заміни рядків і стовпців для матриці Н перевірки на парність по Фіг. 31, є матриця Н' перевірки на парність по Фіг. 32. Тут, навіть якщо здійснюється заміна рядків матриці Н перевірки на парність, це не впливає на розміщення кодових розрядів коду LDPC. При цьому, заміна стовпців по виразу (12) відповідає перемежовуванню парності, коли довжина К інформації, блокове число Р стовпців циклічної структури й дільник q (= М/Р) довжини М парності (тут, 30) у перемежовуванні парності при перемежовуванні (K + qx + y + 1)го кодового розряду в позицію (К + Ру + х)-го кодового розряду встановлюються, відповідно, на 60, 5 і 6. Якщо матриця Н' перевірки на парність (тут і далі іменована, відповідно, як заміщена матриця перевірки на парність) по Фіг. 32 перемножується на результат її ж заміни по виразу (9) для коду LDPC матриці Н перевірки на парність (тут і далі іменована, відповідно, як вихідна матриця перевірки на парність) по Фіг. 31, то виводиться нульовий вектор. Зокрема, коли вектор рядка, отриманий застосуванням заміни стовпців по виразу (9) для вектора с рядка як код LDPC Т (кодового слова) вихідної матриці Н перевірки на парність, представлений через c', оскільки Нс стає нульовим вектором на основі характеристики матриці перевірки на парність, природно, і T H'c' стає нульовим вектором. З вищесказаного випливає, що перетворена матриця Н' перевірки на парність по Фіг. 32 стає матрицею перевірки на парність коду с' LDPC, отриманого шляхом здійснення заміни стовпців по виразу (9) для коду с LDPC вихідної матриці Н перевірки на парність. Відповідно, шляхом здійснення заміни стовпців по виразу (9) для коду с LDPC вихідної матриці Н перевірки на парність, декодування (декодування LDPC) коду с' LDPC після заміни стовпців за допомогою матриці H' перевірки на парність по Фіг. 32, а потім здійснення зворотної заміни для заміни стовпців по виразу (9) для результату декодування, можна одержати результат декодування, аналогічний тому, що отриманий, коли код LDPC вихідної матриці Н перевірки на парність декодується за допомогою матриці Н перевірки на парність. Фіг. 33 показує перетворену матрицю Н' перевірки на парність по Фіг. 32, у якій передбачено простір між блоками з матриць 5 × 5. На Фіг. 33 перетворена матриця Н' перевірки на парність представлена комбінацією блокових матриць із 5 × 5 елементів, іншої матриці (іменованої тут і далі як квазіблокова матриця), що відповідає блоковій матриці, у якої елемент або елементи зі значенням 1 замінені на елемент або елементи зі значенням 0, ще однієї матриці (іменованої тут і далі відповідно як зсунута матриця), що відповідає блоковій матриці або квазіблоковій матриці після того, як вона циклічно зсунута (циклічний зсув), ще однієї матриці (іменованої тут і далі відповідно як сумарна матриця) із двох або більше блокових матриць, квазіблокових матриць і зсунутої матриці, і нульової матриці з 5 × 5 елементів. Можна вважати, що перетворена матриця Н' перевірки на парність по Фіг. 33 складена із блокової матриці, квазіблокової матриці, зсунутої матриці, сумарної матриці й нульової матриці з 5 × 5 елементів. Для цього, матриці з 5 × 5 елементів, які складають перетворену матрицю Н' перевірки на парність, іменуються тут і далі як компонентні матриці. Для декодування коду LDPC, представленого матрицею перевірки на парність, представленою матрицею з Р × Р компонентів, можна використовувати архітектуру, що здійснює математичну операцію вузла перевірки й математичну операцію вузла змінної одночасно для Р вузлів перевірки й Р вузлів змінної. Фіг. 34 є блок-схемою, що показує приклад конфігурації декодувального пристрою, що здійснює таке декодування, як тільки що описано. Зокрема, Фіг. 34 показує приклад конфігурації кодуючого пристрою, що здійснює декодування кодів LDPC вихідної матриці Н перевірки на парність по Фіг. 31 за допомогою перетвореної матриці Н' перевірки на парність по Фіг. 33, отриманої шляхом здійснення щонайменше заміни стовпців по виразу (9). Декодувальний пристрій по Фіг. 34 містить у собі запам'ятовувальний пристрій 300 даних ребер, що містить шість регістрів 3001 - 3006 FIFO, селектор 301 для вибору регістрів 3001 - 3006 FIFO, секцію 302 обчислення вузла перевірки, два ланцюги 303 і 308 циклічного зсуву, запам'ятовувальний пристрій 304 даних ребер, що містить вісімнадцять регістрів 304 1 - 30418 FIFO, селектор 305 для вибору регістрів 3041 - 30418 FIFO, пам'ять 306 прийнятих даних, секцію 307 обчислення вузла змінної, ланцюг 308 циклічного зсуву, секцію 309 обчислення декодованого слова, секцію 310 перестановки прийнятих даних і секцію 311 реорганізації декодованих даних. Спочатку, описується спосіб збереження даних у запам'ятовувальні пристрої 300 і 304 даних 28