Пристрій розв’язання системи лінійних алгебраїчних рівнянь

Изобретение относится k автоматике и вычислительной технике и может быть использовано при построении специализированных, в том числе матричных устройств, предназначенных для решения задач линейной алгебры. Известно устройство для LU-разложения матриц, содержащее n - 1 (n - размерность разлагаемой матрицы) операционных блоков и блок синхронизации. Недостатком этого устройства является невозможность реализации обратного хода алгоритма Гаусса решения системы Ах = b. т.е. решения системы Ly = b и U x = у с треугольными матрицами L и U [1]. Наиболее близким k изобретению является устройство для LU-разложения матриц и содержащее n - 1 вычислительных модулей (n - размерность разлагаемой матрицы), первый и второй вычислительные блоки, блок памяти и блок синхронизации [2]. Это устройство выбрано в качестве прототипа. Недостатком прототипа являются большие временные затраты на реализацию алгоритма LU-разложения матриц. В основу изобретения поставлена задача усовершенствования устройства решения систем линейных алгебраических уравнений (СЛАУ), в котором из конвейерной структуры вычислительных модулей обеспечивается создание новой матричной структуры вычислительных модулей, что обеспечивает увеличение производительности устройства и за счет этого сокращаются временные затраты на решение СЛАУ. Поставленная задача решается тем, что в устройство решения систем линейных алгебраических уравнений, содержащее n - 1 вычислительных модулей (n - размерность разлагаемой матрицы), первый и второй вычислительные блоки, блок памяти и блок синхронизации, вход запуска которого является входом запуска устройства, согласно изобретению, введены третий вычислительный блок, который содержит 2n - 1 регистров, n2 - (2n - 1) вычислительных модулей, n - 1 блоков деления, причем синхровход блока синхронизации является синхровходом устройства, информационный ввод/вывод которого связан с информационным выходом первого вычислительного блока, информационным входом второго вычислительного блока и информационным входом третьего вычислительного блока, n информационных выхода которого соединены соответственно с n информационными входами второго вычислительного блока, n информационных выходов которого соединены соответственно с n информационными входами первого вычислительного блока, n - 1 информационных входа которого соединены соответственно с n - 1 информационными выходами блока памяти, вход сброса которого соединен с входом сброса первого вычислительного блока, входом сброса блока синхронизации и является входом запуска устройства, выход записи которого соединен с первым управляющим выходом блока синхронизации, второй управляющий выход которого соединен с первым управляющим входом второго и третьего вычислительных блоков, второй управляющий вход третьего вычислительного блока соединен с первым управляющим входом блока памяти, со вторым управляющим входом второго вычислительного блока и с третьим управляющим выходом блока синхронизации, четвертый и пятый управляющие выходы которого соединены соответственно С третьим и четвертым управляющими входами второго и третьего вычислительных блоков, вход запуска регистров третьего вычислительного блока соединен с выходом запуска регистров блока синхронизации, шестой управляющий выход которого соединен с пятым управляющим входом второго вычислительного блока, седьмой управляющий выход блока синхронизации соединен с первым управляющим входом первого вычислительного блока, второй управляющий вход которого соединен с восьмым управляющим выходом блока синхронизации и вторым управляющим входом блока памяти, n - 1 информационных входа которого соединены соответственно с n - 1 информационными выходами, третьего вычислительного блока, причем в третьем вычислительном блоке вход запуска регистров соединен с управляющим входом каждого регистра, вход сброса которых соединен с входом сброса каждого вычислительного модуля и с входом сброса каждого блока деления и является первым управляющим входом третьего вычислительного блока, информационный ввод, вывод которого соединен с информационным входом каждого регистра, n информационный выход третьего вычислительного блока соединен с информационным выходом 2(n - 1)-го регистра, с первым информационным входом i, j вычислительного модуля (i = n - 1 - строка разлагаемой матрицы, j = n - 1 столбец разлагаемой матрицы), с первым информационным входом i, j вычислительного модуля (i *= n - 1, j = n - 2), с первым информационным входом i, j вычислительного модуля (i = n - 1, j = 1), информационный выход которого соединен с первым информационным входом i, j вычислительного модуля (i = n - 2, j = 1), с первым информационным входом i, j вычислительного модуля (i = n - 2, j = n - 2), с первым информационным входом i, j вычислительного модуля (i = n - 2, j = n - 1), и является I-ым информационным выходом третьего вычислительного блока (i = n - 1), второй информационный выход которого соединен с информационным выходом i, j вычислительного модуля (i = n - 2, j = 1), с первым информационным входом i, j вычислительного модуля (i = 1, j = n - 1), с первым информационным входом i, j вычислительного модуля (i = 1, j = n - 2), с первым информационным входом i, j вычислительного модуля (i = 1, j = 1), информационный выход которого соединен с первым информационным входом каждого блока деления, и является первым информационным выходом третьего вычислительного блока, второй и третий управляющие входы которого соединены соответственно с первым и вторым управляющим входом каждого вычислительного модуля, четвертый управляющий вход третьего вычислительного блока соединен с управляющим входом каждого блока деления, информационный выход (n - 1)-го блока деления, соединен со вторым информационным входом i, j вычислительного модуля (i = n - 1, j = n - 1), со вторым информационным входом i, j вычислительного модуля (i = n - 2, j = n - 1), со вторым информационным входом i, j вычислительного модуля (i = 1, j = n - 1), и является вторым (2n - 1)-ым информационным выходом третьего вычислительного блока, j-ый информационный выход которого (j = n - 2), соединен со вторым информационным входом i, j вычислительного модуля (i = n - 1, j = n 2), со вторым информационным входом i, j вычислительного модуля (i = n - 2, j = n - 2), со вторым информационным входом i, j вычислительного модуля (i = 1, j = n - 2), и с информационным выходом j-го блока деления (j = n - 2), информационный выход первого блока деления, является вторым (n + 1)-ым информационным выходом третьего вычислительного блока, и соединен со вторым информационным входом i, j вычислительного модуля (i = n - 1, j = n - 2), со вторым информационным входом i, j вычислительного модуля (i = n - 2, j = 1), и со вторым информационным входом i, j вычислительного модуля (i = 1, j = 1), третий информационный вход которого соединен с информационным выходом i, j вычислительного модуля (i = n - 2, j = n - 2), третий информационный вход которого соединен с информационным выходом i, j вычислительного модуля (i = n - 1, j = n - 2), третий информационный вход которого соединен с информационным выходом первого регистра, информационный выход второго регистра третьего вычислительного блока соединен с третьим информационным входом i, j вычислительного модуля (i = n - 1, j = n - 2), информационный выход которого соединен с третьим информационным входом i, j вычислительного модуля (i = n - 2, j = 1), второй информационный вход первого блока деления третьего вычислительного блока соединен с информационным выходом i, j вычислительного модуля (i = 1, j = n - 2), третий информационный вход которого соединен с информационным выходом i, j вычислительного модуля (i = n - 2, j = n - 1), третий информационный вход которого соединен с информационным выходом третьего регистре, информационный выход (2(n - j)-го регистра третьего вычислительного блока (j = n - 2), соединен с третьим информационным входом i, j вычислительного модуля (i = n - 1, j = 1), второй информационный вход j-го блока деления третьего вычислительного блока (j = n - 2), соединен с информационным выходом і, j вычислительного модуля (i = 1, j = n - 1), третий информационный вход которого соединен с информационным выходом (2(n - i) + 1)-го регистра (i = n - 2), информационный выход (2n - 1)-го регистра третьего вычислительного блока, соединен со вторым информационным входом (n - 1)-го блока деления, причем первый вычислительный блок содержит n - 1 вычислительных модулей, регистр, элемент ИЛИ, информационный выход которого соединен с первым информационным входом каждого вычислительного модуля, информационным входом регистра и информационным выходом первого вычислительного блока, вход сброса которого соединен с входом сброса каждого вычислительного модуля, и входом сброса регистра, информационный выход которого соединен со вторым информационным входом первого вычислительного модуля, информационный выход которого соединен со вторым информационным входом j-го вычислительного модуля (j = n - 2), информационный выход которого соединен со вторым информационным входом (n - 1)-го вычислительного модуля, информационный выход которого соединен с первым информационным входом элемента ИЛИ, второй информационный вход которого является n-ым информационным входом первого вычислительного блока, первый управляющий вход которого соединен с первым управляющим входом каждого вычислительного модуля, третьи информационные входы которых соединены соответственно с n - 1 информационными входами первого вычислительного блока, n информационных входов которого (n = n - 1) соединены соответственно с четвертыми информационными входами вычислительных модулей, второй управляющий вход каждого вычислительного модуля соединен с управляющим входом регистра и со вторым управляющим входом первого вычислительного блока, причем n - 1 вычислительные модули первого вычислительного блока одинаковы и содержат элемент ИЛИ, умножитель, вычитатель, информационный выход которого является информационным выходом вычислительного модуля) первый информационный вход которого соединен с первым информационным входом умножителя, информационный выход которого соединен с первым информационным входом, вычитателя, второй информационный вход которого соединен с информационным выходом элемента ИЛИ, первый и второй информационный вход которого являются соответственно вторым и третьим информационным входом вычислительного модуля, четвертый информационный вход которого соединен со вторым информационным входом умножителя, первый управляющий вход которого является первым управляющим входом вычислительного модуля, второй управляющий вход которого соединен с первым управляющим входом вычитателя, второй управляющий вход которого соединен с входом сброса вычислительного модуля и со вторым управляющим входом умножителя, причем второй вычислительный блок содержит регистр, элемент ИЛИ, n - 1 вычислительных модулей, блок деления, информационный выход которого соединен со вторым информационным входом каждого вычислительного модуля, и с первым информационным входом элемента ИЛИ, информационный выход которого соединен с информационным входом регистра, информационный выход которого соединен с n-ым информационным выходом второго вычислительного блока, и третьим информационным входом (n - 1)-го вычислительного модуля, информационный выход которого соединен с (n - 1)-ым информационным выходом второго-вычислительного блока, и с третьим информационным входом I-го вычислительного модуля (i = n - 2), информационный выход которого соединен с I-ым информационным выходом второго вычислительного блока (i = n - 2), и с третьим информационным входом первого вычислительного модуля, информационный выход которого соединен с первым информационным выходом второго вычислительного блока, и со вторым информационным входом блока деления, вход сброса которого соединен с входом сброса каждого вычислительного модуля, с входом сброса регистра и с первым управляющим входом второго вычислительного блока, первый информационный вход которого соединен со вторым информационным входом элемента ИЛИ, второй и третий управляющие входы второго вычислительного блока соединены соответственно с первым и вторым управляющим входом каждого вычислительного модуля, второй информационный вход каждого вычислительного модуля соединен соответственно с n информационными входами второго вычислительного блока, четвертый управляющий вход которого соединен с управляющим входом блока деления, первый информационный вход которого соединен с вторым информационным входом второго вычислительного-блока, пятый управляющий вход которого соединен с управляющим входом регистра, причем n - 1 вычислительные модули второго вычислительного блока, и n 2 - (2n - 1) вычислительные модули третьего вычислительного блока, одинаковы и содержат умножитель, вычитатель, элемент ИЛИ, информационный выход которого соединен со вторым информационным входом вычитателя, информационный выход которого является информационным выходом вычислительного модуля, первый и второй информационный вход которого соединен соответственно со вторым и первым информационным входом умножителя, информационный выход которого соединен с первым информационным входом вычитателя, второй управляющий вход которого соединен со вторым управляющим входом умножителя, и является входом сброса вычислительного модуля, первый управляющий вход которого соединен с первым управляющим входом вычитателя, второй управляющий вход которого является вторым управляющим входом вычитателя, третий информационный вход вычислительного модуля является информационным входом элемента ИЛИ, причем блок памяти содержит n(n + 1)/2 регистров, счетчик, декодер, формирователь, n - 1 элементов ИЛИ, n(n + 1)/2 селекторов, триггер, первый управляющий вход которого соединен с входом сброса каждого регистра, с первым управляющим входом счетчика и является входом сброса блока памяти, первый управляющий вход которого соединен со вторым управляющим входом счетчика, информационный выход которого соединен с информационным входом декодера, управляющий (n - 1)-ый выход, которого, соединен с управляющим входом формирователя и с первым управляющим входом (n - 1)-го элемента ИЛИ, управляющий выход которого соединен с управляющим входом i,j регистра (i = n - 1, j = 1), информационный выход которого является первым информационным выходом блока памяти, первый информационный вход которого соединен с первым информационным входом каждого селектора, информационный выход которых соединен соответственно с информационным входом i,j регистров (i = 1, j = 1, n - 1), информационный выход i,j регистров (i = 1, n - 2; j = 1), соединен соответственно со вторым информационным входом i,j селекторов (i = 1, n - 1; j = 1), управляющий вход которых соединен с управляющим входом i,j селекторов (i = 1; j = 1, n - 1), с управляющим входом i,j селектора (i = n - 2, j = n - (n - 2)) и с управляющим выходом триггера, второй управляющий вход которого соединен с управляющим выходом формирователя, j-ый информационный вход блока памяти (j = n - 2), соединен с первым информационным входам i,j селекторов (i = 1, n - 2; j = n - 2, n - (n 2)), информационный выход которых соединен соответственно с информационным входом i,j регистров (i = 1, n - 2; j = n - 2, n - (n - 2)), информационный выход i,j регистра (i = 1, j = n - 2), соединен со вторым информационным входом i,j селектора (i = 1, j = n - (n - 2)), информационный выход i,j регистра (i = n - 2, j = n (n - 2)), является i-ым информационным выходом блока памяти (i = n - 2), (n - 1)-ый информационный вход которого, соединен с первым информационным входом i,j селектора (i = 1, j = n - 1), информационный выход которого соединен с информационным входом i,j регистра (i = 1, j = n - 1), информационный выход которого является (n - 1)-ым информационным выходом блока памяти, второй управляющий вход которого соединен со вторым управляющим входом каждого элемента ИЛИ, первый управляющий вход первого и I-го элементов ИЛИ (i = n - 2), соединен соответственно с первым и I-ым управляющим выходом декодера (i = n - 2), управляющий выход первого элемента ИЛИ соединен с управляющим входом каждого i,j регистров (i = 1; j = 1, n - 1), управляющий выход і-го элемента ИЛИ (i = n - 2), соединен с управляющим входом i,j регистров (i = n 2; j = = 1, n -(n -2)), второй информационный вход i,j селекторов (i = 1; j = 1, n - 1), является соответственно (n 1)-ми информационными входами запуска этих селекторов, причем блок синхронизации содержит четыре счетчика, три декодера, восемь формирователей, семь элементов ИЛИ, триггер, четыре демультиплексора, компаратор, управляющий вход которого является входом установки компаратора, первый управляющий выход блока синхронизации соединен с первым управляющим выходом первого демультиплексора и со вторым управляющим входом триггера, управляющий выход которого соединен с первым управляющим входом второго демультиплексора, второй управляющий выход которого соединен с управляющим входом четвертого демультиплексора, n управляющих выхода которого (n = 2n - 1), являются выходом запуска регистров блока синхронизации, третий управляющий выход которого соединен со вторым управляющим выходом третьего демультиплексора и с управляющим входом первого формирователя, управляющий выход которого соединен с управляющим входом второго формирователя и со вторым управляющим входом первого элемента ИЛИ, управляющий выход которого является четвертым управляющим выходом блока синхронизации, пятый управляющий выход которого соединен с управляющим выходом второго элемента ИЛИ, со вторым управляющим входом первого счетчика и с управляющим входом третьего формирователя, управляющий выход которого соединен со вторым управляющим входом третьего демультиплексора, первый управляющий вход которого соединен с управляющим выходом первого декодера, информационный вход которого соединен с информационным выходом первого счетчика, первый управляющий вход которого соединен с первым управляющим входом второго и третьего счетчика,со вторым управляющим входом третьего элемента ИЛИ, с первым управляющим входом четвертого элемента ИЛИ, с первым управляющим входом триггера и является входом сброса блока синхронизации, второй управляющий выход которого соединен с управляющим выходом четвертого элемента ИЛИ, второй управляющий вход которого соединен с управляющим выходом четвертого формирователя и со вторым управляющим входом первого демультиплексора, второй управляющий выход которого соединен со вторым управляющим входом пятого элемента ИЛИ, первый управляющий вход которого соединен с первым управляющим выходом третьего демультиплексора, шестой управляющий выход блока синхронизации соединен с управляющим выходом шестого элемента ИЛИ, первый управляющий вход которого соединен с n-ым управляющим выходом четвертого демультиплексора (n - 1), информационный вход которого соединен с первым информационным входом компаратора и с информационным выходом счетчика, первый управляющий вход которого соединен с управляющим выходом третьего элемента ИЛИ, первый управляющий вход которого соединен со вторым управляющим входом третьего счетчика, с первым управляющим входом первого элемента ИЛИ и с управляющим выходом пятого формирователя, управляющий вход которого соединен с управляющим выходом компаратора, второй информационный вход которого соединен с информационным выходом третьего счетчика и с информационным входом второго декодера, управляющий выход которого соединен с управляющим входом шестого формирователя, управляющий выход которого соединен с первым управляющим входом второго элемента ИЛИ, второй управляющий вход которого соединен с управляющим выходом второго формирователя и с вторым входом шестого элемента ИЛИ, седьмой управляющий выход блока синхронизации соединен с управляющим выходом пятого элемента ИЛИ, со вторым управляющим входом второго счетчика и с управляющим входом седьмого формирователя, управляющий выход которого соединен с управляющим входом четвертого формирователя и со вторым управляющим входом седьмого элемента ИЛИ, управляющий выход которого является восьмым управляющим выходом блока синхронизации, синхровход которого соединен с управляющим входом восьмого формирователя и со вторым управляющим входом второго демультиплексора, первый управляющий выход которого соединен с первым управляющим входом седьмого элемента ИЛИ, информационный выход второго счетчика блока синхронизации соединен с информационным входом третьего декодера, управляющий выход которого яьляется первым управляющим входом первого демультиплексора, управляющий выход восьмого формирователя блока синхронизации соединен со вторым управляющим входом четвертого счетчика. На фиг.1 представлена структурная схема устройства решения СЛАУ; на фиг.2 - структурная схема первого вычислительного блока; на фиг.3 - структурная схема k вычислительного модуля первого вычислительного блока; на фиг.4 - структурная схема второго вычислительного блока; на фиг.5 - структурная схема третьего вычислительного блока; на фиг.6 - структурная схема k вычислительного модуля второго и третьего вычислительных блоков; на фиг.7 - функциональная схема блока памяти; на фиг.8 - функциональная схема блока синхронизации; на фиг.9 - циклограмма функционирования устройства; на фиг.10 - временные характеристики этапов функционирования устройства; на фиг.11 - размещение исходной информации во втором и третьем вычислительных блоках устройства после этапа ввода. Устройство решения СЛАУ содержит первый 1, второй 2 и третий 3 вычислительные блоки, блок 4 памяти, блок 5 синхронизации, синхровход которого соединен с синхровходом устройства, информационный ввод/вывод которого является информационным выходом первого вычислительного блока 1, первым информационным входом второго вычислительного блока 2 и информационным входом третьего вычислительного блока 3, первые k информационных выхода которого, где k = n,1, соединены соответственно с вторыми k информационными входами второго вычислительного блока 2, где k = n + 1,2, k информационных выхода которого, где k = 1,n, соединены соответственно с первыми k информационными входами, где k = 1,n, первого вычислительного блока 1, вторые k информационных входа которого, где k = 2n - 1, n + 1, соединены соответственно с k информационными выходами, где k = n - 1,1, блока 4 памяти, вход сброса которого соединен с входом сброса первого вычислительного блока 1, входом сброса блока 5 синхронизации и является входом запуска устройства, выход записи которого соединен с первым управляющим выходом блока 5 синхронизации, второй управляющий выход которого соединен с первым управляющим входом второго и третьего вычислительных блоков 2 и 3, первый управляющий вход третьего вычислительного блока 3 соединен с первым управляющим входом блока 4 памяти, со вторым управляющим входом второго вычислительного блока 2 и с третьим управляющим выходом блока 5 синхронизации, четвертый и пятый управляющие выходы которого соединены соответственно с третьим и четвертым управляющими входами второго и третьего вычислительных блоков 2 и 3, вход запуска регистров третьего вычислительного блока 3 соединен с выходом запуска регистров блока 5 синхронизации, шестой управляющий выход которого соединен с пятым управляющим входом второго вычислительного блока 2, седьмой управляющий выход блока 5 синхронизации соединен с первым управляющим входом первого вычислительного блока 1, первый управляющий вход которого соединен с восьмым управляющим выходом блока 5 синхронизации и вторым управляющим входом блока 4 памяти, k информационных входа которого, где k = 1, n - 1, соединены соответственно с вторыми k информационными выходами, где k = n + 1, 2n - 1, третьего вычислительного блока 3.Первый вычислительный блок 1 содержит k вычислительных модуля 6, где k = 1, n - 1, регистр 7, элемент ИЛИ 8, информационный выход которого соединен с первым информационным входом каждого k вычислительного модуля 6, где k = 1, n - 1, информационным входом регистра 7 и информационным выходом первого вычислительного блока 1, вход сброса которого соединен с входом сброса каждого k вычислительного модуля 6, где k = 1, n - 1 и входом сброса регистра 7, информационный выход которого соединен со вторым информационным входом k вычислительного модуля 6, где k = 1, информационный выход которого соединен со вторым информационным входом k вычислительного модуля 6, где k = i, информационный выход которого соединен со вторым информационным входом k вычислительного модуля 6, где k = n - 1, информационный выход которого соединен с первым информационным входом элемента ИЛИ 8, второй информационный вход которого является первым k информационным входом первого вычислительного блока 1, где k = n, второй управляющий вход которого соединен с управляющим входом регистра 7 и со вторым управляющим входом каждого k вычислительного модуля 6, где k = 1, n - 1, третьи информационные входы которых соединены соответственно с первыми k информационными входами первого вычислительного блока 1, где k = 1, n - 1, вторые k информационных входа которого, где k = 2n - 1, n + 1. соединены соответственно с четвертыми информационными входами k вычислительных модулей 6, где k = 1, n - 1, первый управляющий вход каждого k вычислительного модуля 6, где k = 1, n - 1, соединен с первым управляющим входом первого вычислительного блока 1. К вычислительные модули 6 первого вычислительного блока 1, где k = 1, n - 1, одинаковы и содержат элемент ИЛИ 8, умножитель 9, вычитатель 10, информационный выход которого является информационным выходом k вычислительного модуля 6, первый информационный вход которого соединен с первым информационным входом умножителя 9, информационный выход которого соединен с первым информационным входом вычитателя 10, второй информационный вход которого соединен с информационным выходом элемента ИЛИ 8, первый и второй информационный вход которого являются соответственно вторым и третьим информационным входом k вычислительного модуля 6, четвертый информационный вход которого соединен со вторым информационным входом умножителя 9, второй управляющий вход которого является входом сброса k вычислительного модуля 6 и соединен со вторым управляющим входом вычитателя 10, второй управляющий вход которого соединен со вторым управляющим входом k вычислительного модуля 6, первый управляющий вход которого соединен с первым управляющим входом умножителя 9. Второй вычислительный блок 2 содержит регистр 7, элемент ИЛИ 8, k вычислительных модуля 11, где k = n - 1, 1, блок 12 деления, информационный выход которого соединен со вторым информационным входом каждого k вычислительного модуля 11, где k = n - 1,1, и с первым информационным входом элемента ИЛИ 8, информационный выход которого соединен с информационным входом регистра 7, информационный выход которого соединен с k информационным выходом второго вычислительного блока 2, где k = n, и третьим информационным входом k вычислительного модуля 11, где k = n - 1, информационный выход которого соединен с k информационным выходом второго вычислительного блока 2, где k = n - 1, и с третьим информационным входом k вычислительного модуля 11, где k = i, информационный выход которого соединен с k информационным выходом второго вычислительного блока 2, где k = i, и с третьим информационным входом k вычислительного модуля 11, где k = 1, ин формационный выход которого соединен с k информационным выходом второго вычислительного блока 2, где k = 1, и со вторым информационным входом блока 12 деления, вход сброса которого соединен с входом сброса каждого k вычислительного модуля 11, где k = n - 1, 1, с входом сброса регистра 7 и с первым управляющим входом второго вычислительного блока 2, пятый управляющий вход которого соединен с управляющим входом регистра 7, первый информационный вход второго вычислительного блока 2 соединен со вторым информационным входом элемента ИЛИ 8, второй и третий управляющие входы второго вычислительного блока 2 соединены соответственное первыми вторым управляющем входом каждого k вычислительного модуля 11, где k = n - 1, 1, первые информационные входы каждого k вычислительного модуля 11, где k = n - 1, 1, соединены соответственно с вторым k информационным входом второго вычислительного блока 2, где k = n + 1, 3, четвертый управляющий вход которого соединен с управляющим входом блока 12 деления, первый информационный вход которого соединен со вторым k информационным входом второго вычислительного блока 2, где k = 2. Третий вычислительный блок 3 содержит k регистров 7, где k = 2(n - 1), 2n - 1, k·k вычислительных модулей 11, где k·k = n - 1.1, n - 1, k блоков 12 деления, где k = 1, n - 1, вход сброса которых соединен с входом сброса каждого k регистра 7, где k = 2(n - 1), 2n - 1, с входом сброса каждого k·k вычислительного модуля 11, где k·k = n - 1.1, 1.n - 1, и является первым управляющим уходом третьего вычислительного блока 3. вход запуска регистров которого соединен с управляющим входом каждого k регистра 7, где k = 2(n - 1), 2n 1, информационный вход каждого k регистра 7, где k = 2(n - 1), 2n - 1, является информационным вводом/выводом третьего вычислительного блока 3, первый k информационный выход которого, где k = n, соединен с информационным выходом k регистра 7, где k = 2(n - 1), с первым информационным входом k·k вычислительного модуля 11, где k·k = n1.n - 1, с первым информационным входом k·k вычислительного модуля 11, где k·k - n - 1, j, с первым информационным входом к.к вычислительного модуля 11, где k·k = n 1.1, информационный выход которого соединен с первым информационным входом k·k вычислительного модуля 11, где k·k = i.1, с первым информационным входом k·k вычислительного модуля 11, где k = k - i,j, с первым информационным входом k·k вычислительного модуля 11, где k·k = i.n - 1, и является первым k информационным выходом третьего вычислительного блока 3, где k = і, первый k информационный выход которого, где k = 2, соединен с информационным выходом k·k вычислительного модуля 11, где k·k = 1.1, с первым информационным входом k·k вычислительного модуля 11, где k = k - 1.n - 1, с первым информационным входом k·k вычислительного модуля 11, где k = k - i,j, с первым информационным входом k·k вычислительного модуля 11, где k·k = 1.1, ин формационный выход которого соединен с первым информационным входом каждого k блока 12 деления, где k = 1, n - 1, и является первым k информационным выходом третьего вычислительного блока 3, где k = 1, второй и третий управляющие входы которого соединены соответственно с первым и вторым управляющим входом каждого k·k вычислительного модуля, где k·k = n - 1.1, 1.n - 1, четвертый управляющий вход третьего вычислительного блока 3 соединен с управляющим входом каждого k блока 12 деления, где k = 1, n - 1, информационный выход k блока 12 деления, где k = n - 1, соединен со вторым информационным входом k·k вычислительного модуля 11, где k = n - 1.n - 1, со вторым информационным входом k·k вычислительного модуля, k·k - i.n - 1, со вторым информационным входом k·k вычислительного модуля, где k·k = 1.n - 1, и является k вторым информационным выходом третьего вычислительного блока 3, где k = 2n - 1, k второй информационный выход которого, где k = j, соединен со вторым информационным входом k·k вычислительного модуля, где k·k = n - 1.j, со вторым информационным входом k·k вычислительного модуля, где k·k = i,j, со вторым информационным входом k·k вычислительного модуля, где k·k = i.j, и с информационным выходом k блока деления, где k = j, информационный выход k блока деления, где k = 1, является вторым k информационным выходом третьего вычислительного блока, где k = n + 1, и соединен со вторым информационным входом k·k вычислительного модуля 11, где k·k = n - 1.1, со вторым информационным входом k·k вычислительного модуля 11, где k·k = i.1, и со вторым информационным входом k·k вычислительного модуля 11, где k·k =1.1, третий информационный вход которого соединен с информационным выходом k·k вычислительного модуля 11, где k·k = i, j, третий информационный вход которого соединен с информационным выходом k·k вычислительного модуля, где k·k = n - 1.n - 1, третий информационный вход которого соединен с информационным выходом k регистра 7, где k = 1, информационный выход k регистра 7 третьего вычислительного блока 3, где k = 2, соединен с третьим информационным входом k·k вычислительного модуля 11, где k·k = n - i.j, информационный выход которого соединен с третьим информационным входом k·k вычислительного модуля 11, где k·k = i.1, второй информационный вход k блока 12 деления третьего вычислительного блока 3, где k = 1, соединен с информационным выходом k·k вычислительного модуля 11, где k·k = i, j, третий информационный вход которого соединен с информационным выходом k·k вычислительного модуля 11, где k = k - i.n - 1, третий информационный вход которого соединен с информационным выходом k регистра 7, где k = 3, информационный выход k регистра 7 третьего вычислительного блока 3, где k = 2(n - j), соединен с третьим информационным входом k·k вычислительного модуля 11, где k·k = n- 1.j, второй информационный вход k блока 12 деления третьего вычислительного блока 3, где k = j, соединен с информационным выходом k·k вычислительного модуля 11, где k·k = 1.n - 1,третий информационный вход которого соединен с информационным выходом k регистра 7, где k = 2(n - 1) + 1, информационный выход k регистра 7 третьего вычислительного блока 3, где k = 2n - 1, соединен со вторым информационным входом k блока 12 деления, где k = n - 1. К вычислительные модули 11 второго вычислительного блока 2, где k = n - 1, 1, и k·k вычислительные модули третьего вычислительного блока 3, где k = n - 1.1, 1.n - 1, одинаковы и содержат умножитель 9, вычитатель 10, элемент ИЛИ 13, информационный выход которого соединен со вторым входом вычитателя 10, информационный выход которого является информационным выходом k вычислительного модуля 11, первый и второй информационный вход которого соединен соответственно со вторым и первым информационным входом умножителя 9, информационный выход которого соединен с первым информационным входом вычитателя 10, первый управляющий вход которого является вторым управляющим входом k вычислительного модуля 11, первый управляющий вход которого соединен с первым управляющим входом умножителя 9, второй управляющий вход которого соединен со вторым управляющим входом вычитателя 10 и является входом сброса k вычислительного модуля 11, третий информационный вход которого является информационным входом элемента ИЛИ 13. Блок 4 памяти содержит k = k регистров 7, где k·k = 1.1, i.n - j, счетчик 14, декодер 15, формирователь 16, k элементы ИЛИ 17, где k = 1, n - 1, k·k селекторов 18, где k·k = 1.1, i.n - j, триггер 19, первый управляющий вход которого соединен с входом сброса каждого k·k регистра 7, где k =k = 1.1, j.n - j, с первым управляющим входом счетчика 14 и является входом сброса блока 4 памяти, первый управляющий вход которого соединен с управляющим входом счетчика 14, информационный выход которого соединен с информационным входом декодера 15, управляющий k выход которого, где k = n - 1, соединен с управляющим входом формирователя 16 и с первым управляющим входом k элемента ИЛИ 17, где k = n - 1, управляющий выход которого соединен с управляющим входом k·k регистра 7, где k·k = n - 1.1, информационный выход которого является k информационным выходом блока 4 памяти, где k = 1, k информационный вход которого, где k = 1, соединен с первым информационным входом каждого k·k селектора 18, где k·k = 1.1, n - 1.1, информационный выход которых соединен соответственно с информационным входом k·k регистров 7, где k·k = 1.1, n - 1.1, информационный выход k·k регистров 7, где k·k = 1.1, i.1, соединен соответственно со вторым информационным входом k = k селектора 18, где k = k - 1.1, n - 1.1, управляющий вход которых соединен с управляющим входом каждого k·k селектора 18, где k·k = i.j, i.n - j, с управляющим входом k·k селектора 18, где k·k = 1.n - 1, с управляющим входом k·k селектора 18, где k·k = 1.1, и с управляющим выходом триггера 19, второй управляющий вход которого соединен с управляющим выходом формирователя 16, информационный k вход блока 4 памяти, где k = j, соединен с первым информационным входом каждого k·k селектора 18, где k·k = 1.j, i.n - j, информационный выход которых соединен соответственно с информационным входом k·k регистров 7, где k·k = 1.j, i.n - j, информационный выход k·k регистра 7, где k·k = 1.j, соединен со вторым информационным входом k·k селектора 18, где k = k = i.n - j, информационный выход k·k регистра 7, где k·k = i.n - j, является k информационным выходом блока 4 памяти, где k = j, k информационный вход которого, где k = n - 1, соединен с первым информационным входом k·k селектора 18, где k·k = i.n - 1, информационный выход которого соединен с информационным входом k·k регистра 7, где k·k = 1.n - 1, информационный выход которого является k информационным выходом блока 4 памяти, где k = n – 1, второй управляющий вход которого соединен со вторым управляющим входом каждого k элемента ИЛИ 17, где k = 1, n - 1, первый управляющий вход k элементов ИЛИ 17, где k = 1, i, соединен соответственно с k управляющим входом декодера 15, где k = 1,1, управляющий выход k элемента ИЛИ 17 блока 4 памяти, где k = 1.i, соединен с управляющим входом каждого k·k регистра 7, где k·k = 1.1, i.n - 1, управляющий выход k элемента ИЛИ 17 блока 4 памяти, где k = i, соединен с управляющим входом каждого k·k регистра 7, где. k·k = 1.1, i.n - j, второй информационный вход каждого k·k селектора 18 блока 4 памяти, где k = k = 1.1, 1.n - 1, является соответственно k информационным входом запуска селектора 18, где k = 1. n - 1. Блок 5 синхронизации содержит k счетчиков 14, где k = 4, k декодеров 15, где k = 3, k формирователей 16, где k = 8, k элементов ИЛИ 17, где k = 7, триггер 19, k демультиплексоров 20, где k = 3, демультиплексор 21, компаратор 22. управляющий вход которого является входом установки компаратора 22, первый управляющий выход блока 5 синхронизации соединен с первым управляющим выходом первого демультиплексора 20 и со вторым управляющим входом триггера 19. управляющий выход которого соединен с первым управляющим входом второго демультиплексора 20, второй управляющий выход которого соединен с управляющим входом демультиплексора 21, k управляющих выхода которого, где k = 2, n, является выходом запуска регистров блока 5 синхронизации, третий управляющий выход которого соединен со вторым управляющим выходом третьего демультиплексора 20 и с управляющим входом первого формирователя 16, управляющий выход которого соединен с управляющим входом второго формирователя 16 и со вторым управляющим входом первого элемента ИЛИ 17, управляющий выход которого является четвертым управляющим выходом блока 5 синхронизации, пятый управляющий выход которого соединен с управляющим выходом второго элемента ИЛИ 17, со вторым управляющим входом первого счетчика 14 и с управляющим входом третьего формирователя 16, управляющий выход которого соединен со вторым управляющим входом третьего демультиплексора 20, первый управляющий вход которого соединен с управляющим выходом первого декодера 15, информационный вход которого соединен с информационным выходом первого счетчика 14, первый управляющий вход которого соединен с первым управляющим входом второго и третьего счетчика 14, со вторым управляющим входом третьего элемента ИЛИ 17, с первым управляющим входом четвертого элемента ИЛИ 17, с первым управляющим входом триггера 19 и является входом сброса блока 5 синхронизации, второй управляющий выход которого соединен с управляющим выходом четвертого элемента ИЛИ 17, второй управляющий вход которого соединен с управляющим выходом четвертого формирователя 16 и со вторым управляющим входом первого демультиплексора 20, второй управляющий выход которого соединен со вторым управляющим входом пятого элемента ИЛИ 17, первый управляющий вход которого соединен с первым управляющим выходом третьего демультиплексора 20, шестой управляющий выход блока 5 синхронизации соединен с управляющим выходом шестого элемента ИЛИ 17, первый управляющий вход которого соединен с первым управляющим выходом демультиплексора 21, информационный вход которого соединен с первым информационным входом компаратора 22 и с информационным выходом счетчика 14, первый управляющий вход которого соединен с управляющим выходом третьего элемента ИЛИ 17, первый управляющий вход которого соединен со вторым управляющим входом третьего счетчика 14, с первым управляющим входом первого элемента ИЛИ и с управляющим выходом пятого формирователя 16, управляющий вход которого соединен с управляющим выходом компаратора 22, второй информационный вход которого соединен с информационным выходом третьего счётчика 14 и с информационным входом второго декодера 15, управляющий выход которого соединен с управляющим входом шестого формирователя 16, управляющий выход которого соединен с первым управляющим входом второго элемента ИЛИ 17, второй управляющий вход которого соединен с управляющим выходом второго формирователя 16 и со вторым входом шестого элемента ИЛИ 17, седьмой управляющий выход блока 5 синхронизации соединен с управляющим выходом пятого элемента ИЛИ 17, со вторым управляющим входом второго счетчика 14 и с управляющим входом седьмого формирователя 16, управляющий выход которого соединен с управляющим входом четвертого формирователя 16 и со вторым управляющим входом седьмого элемента ИЛИ 17, управляющий выход которого является восьмым управляющим выходом блока 5 синхронизации, синхровход которого соединен с управляющим входом восьмого формирователя 16 и со вторым управляющим входом второго демультиплексора 20, первый управляющий выход которого соединенс первым управляющим входом седьмого элемента ИЛИ 17, информационный выход второго счетчика 14 блока 5 синхронизации соединен с информационным входом третьего декодера 15, управляющий выход которого является первым управляющим входом первого демультиплексора 20, управляющий выход восьмого формирователя 16 блока 5 синхронизации соединен со вторым управляющим входом четвертого счетчика 14. Умножитель 9, вычитатель 10, вычислительные модули 6, 11 и блок 12 деления могут быть построены по любой известной схеме. Все остальные элементы предлагаемого устройства выбираются из комплектов ИМС широко распространенных серий. Устройство реализует алгоритм метода Краута для решения систем линейных алгебраических уравнений порядка n вида A x = b, где А = {ai,j}, x = (x1), b = {b1}, (i,j = i,n). Сущность метода заключается в выполнении последовательности этапов: - LU-декомпозиции матрицы А к виду А = L·U, где L и U соответственно нижняя и верхняя треугольные матрицы вида ((L - {li,j = 0|j > і}, U = {u i,j = 0 | j < I; u i,j = 1 | i = j}) | i,j = 1.n). Здесь первый индекс і обозначает номер строки, а второй j номер столбца элементов матрицы. LU-разложение матрицы коэффициентов А выполняется путем последовательного выполнения (n - 1) циклов, в каждом g-ом (g = 1, n - 1), из которых происходит попарное чередование шага параллельного вычисления всех наддиагональных элементов g-ой строки верхней треугольной матрицы U по формуле и шага параллельного вычисления всех элементов (g + 1)-го столбца элементов нижней треугольной матрицы L(1-ый столбец не вычисляется, а берется из исходной матрицы А) по формуле в результате этапа исходная система приводится к виду LUx = b; - "прямого хода" (ПХ) или "Спуска" путем решения системы L y = b, где y = Ux и, следовательно, вычисления элементов промежуточного вектора y по формуле - "обратного хода" (ОХ) или "Подъема" путем решения системы Ux = y и, следовательно, вычисления элементов результирующего вектора x по формуле Циклограмма функционирования устройства на примере решения СЛАУ 4-го порядка приведена на фиг.9. Особенностями данного устройства является параллельность выполнения этапов LU-декомпозиции и ПХ решения, параллельность вычисления в каждом цикле всех элементов столбцов (строк) матрицы L(U), a также отсутствие памяти для промежуточного хранения элементов матрицы L и простота организации памяти типа LIFO для промежуточного хранения наддиагональных элементов матрицы U, Эти преимущества устройства достигаются за счет применения k вычислительных модулей 6 в 1-ом вычислительном блоке 1, где k = 1, n - 1 и 2-ом вычислительном блоке 2, где k = n - 1, 1, и k·k вычислительных модулей 11, где k·k = n 1.1, 1,n - 1, а также за счет применения умножителей 9, вычитателей 10 и блоков 12 деления. Под n понимается порядок решаемой СЛАУ. К вычислительные модули 6 первого и 11 второго вычислительного блока представляют собой матрицу, столбец, для первого вычислительного блока k = 1,..., j,..., n - 1, и для второго вычислительного блока k = n - 1,.... j,..., 1, т.е. первый вычислительный модуль первого вычислительного блока имеет индекс 1, а во втором вычислительном блоке - n - 1. K·K вычислительные модули 11 третьего вычислительного блока 3 представляют собой обратную квадратную матрицу k = k = n 1.1, 1.n - 1, т.е. первый k·k вычислительный модуль 11 третьего вычислительного блока имеет индекс n - 1.1. С уче том взаимодействия с задающей вычислительной системой (ЭВС) данное устройство выполняет 4 этапа, описанных ниже. Причем каждый этап состоит из серий многотактных циклов. Длительность тактов определяется либо синхросериями из ЭВС на этапах ввода исходной информации, и ввода результатов, либо времязадающими цепочками блока 5 синхронизации на этапах автономной работы устройства (этапы LUдекомпозиции и прямого хода, а также обратного хода решения СЛАУ). Временные характеристики этапов функционирования устройства и реализуемые поэтапные вычисления представлены на фиг. 10. Работа устройства решения СЛАУ предполагает четыре многотактных этапа: ввод элементов матрицы коэффициентов А и вектора правых частей b; прямой ход решения (LU-декомпозиция матрицы А и вычисление элементов вектора y из уравнения L y = b ); обратный ход решения (вычисление элементов вектора x из уравнения Ux = y ); вывод элементов вектора x. Рассмотрим последовательное потактное выполнение перечисленных этапов. 1. Этап ввода исходной информации наминается с приходом задающей вычислительной системы (ЗВС) на вход запуска устройства си гнала "Запуск", который, поступая на вход сброса блока синхронизации, устанавливает в ноль счетчики 14.1, 14.2, и 14.3, через элемент ИЛИ 17.3 сбрасывает счетчик 14.4, триггер 19, также через элемент ИЛИ 17.4 поступает на второй управляющий выход блока 5 синхронизации, откуда как сигнал "Сброс" поступает на 1-ый управляющий вход третьего вычислительного блока 3 и 1-ый управляющий вход второго вычислительного блока 2. В третьем вычислительном блоке 3 этот сигнал поступает на входы сброса всех k регистров 7, где k = 2(n - 1), 2n - 1, все х k·k вычислительных модулей 11, где k·k = n - 1.1, 1.n - 1,и все х k блоков 12 деления, где k = 1, n - 1. Здесь k регистры 7 представляют собой матрицу-строку, но т.к. они взаимодействуют с k·k вычислительными модулями третьего вычислительного блока, где k·k = n - 1.1, 1.n - 1 и согласно алгоритма ввода элементов матрицы А, который будет показан ниже, k регистры разбиваются на четную строку, расположенную над первой строкой k·k матрицы вычислительных модулей 11 третьего вычислительного блока 3, где k·k = n - 1.1, n - 1.n - 1, и нечетный столбец, который находится рядом с последним столбцом той же k·k матрицы, где k·k = n - 1.n - 1,1.n - 1. Общим для четной строки k регистров 7, где k = 2(n - 1),.... 2(n - j),...,2,i, и нечетного столбца k регистров 7, где k = 1,3.....2(n - і) + +1.....2n - 1, как видно, является k регистр 7, где k = 1. К блоки 12 деления третьего вычислительного блока 3 представляют собой матрицу-строку, где k = 1.....j,.... n - 1, которые располагаются соответственно под последней строкой k·k вычислительных модулей третьего вычислительного блока 3, где k = 1.1, 1.n - 1. Во втором вычислительном блоке 2 этот сигнал поступает на входы сброса регистра 7, всех k вычислительных модулей 11, где k = n - 1,1, и блок 12 деления. Сигнал "Запуск" из ЗВС одновременно поступает на входы сброса блока 4 памяти и первого вычислительного блока 1. В блоке 4 памяти этот сигнал поступает на первый управляющий вход триггера 19 и на первый управляющий вход счетчика 14 и всех k·k регистров 7, где k·k = 1.1, i.n - j, а в первом вычислительном блоке 1 на входы сброса регистра 7 и всех k вычислительных модулей 6, где k = 1, n - 1. В дальнейшем все такты этапа ввода стробируются сигналами, приходящими от ЗВС на вход синхронизации устройства, откуда они поступают через синхровход блока 5 синхронизации и формирователь 16.8 на второй управляющий вход счетчика 14.4 и на второй управляющий вход демультиплексора 20.2 блока 5 синхронизации. Устройство решения СЛАУ принимает из (выдает в) ЗВС исходную (результирующую) информацию на информационный ввод/вывод, поэтому предлагается своеобразный последовательный алгоритм ввода исходных данных. Алгоритм ввода элементов матрицы A={ai,j | i,j=i,n} и вектора b = {bi | i = 1,n} СЛАУ имеет следующее содержание: 1.1. установка начального значения параметра внешнего цикла ввода (і = 1); 1.2. ввод элемента bi вектора правых частей; 1.3. ввод диагонального элемента ai,i матрицы А; 1.4. установка начального значения параметра внутреннего цикла ввода (k = 1); 1.5. ввод элемента ai.i - k i-ой строки матрицы А; 1.6. ввод элемента ai - k, і i-го столбца матрицы А; 1.7. модификация параметра внутреннего цикла ввода (k = k + 1); 1.8. повторение последовательности шагов 1.5- 1.7 (i - 2) раз; 1.9. модификация параметра внешнего цикла ввода (i = i + 1); 1.10. повторение последовательности шагов 1.2- 1,9 (n - 1) раз. В первом такте первого цикла этапа ввода синхросигнал из ЗВС через синхровход устройства, через синхровход блока 5 синхронизации поступает на управляющий «ход формирователя 16.8 и на второй управляющий вход демулътиплексора 20.2, на первом управляющем входе которого находится с управляющего вы хода триггера 19 потенциал логического "0", подключающий второй управляющий входдемультиплексора к его 2-му управляющему вы ходу и тем самым передает синхросигнал на управляющий вход демультиплексора 21, на информационный вход которого поступает код "00...0" с информационного выхода счетчика 14.4 и тем самым подключает информационный вход демультиплексора 21 к его 1-му управляющему вы ходу, связанному с 1-ым управляющим входом элемента ИЛИ 17.6. С управляющего выхода элемента ИЛИ 17.6 сигнал "Запись" ("Запись в блок 2" (ЗБ2)) через 6-ой управляющий выход блока 5 синхронизации и 5-ый управляющий вход второго вычислительного блока 2 поступает на управляющий вход регистра 7 второго вычислительного блока 2. В течение первого такта на информационном вводе/выводе устройства из ЗВС находится элемент b1, который через 1-ый информационный вход второго вычислительного блока 2 и 2-ой информационный вход элемента ИЛИ 8 поступает на информационный вход регистра 7, в котором и запоминается по фронту сигнала ЗБ2. Задержанный в формирователе 16.8 блока 5 синхронизации на время описанных процессов первый синхросигнал с управляющего выхода формирователя 16.8 поступает на второй управляющий вход счетчика 14.4, переводя его в состояние "00...01", код которого с информационного выхода счетчика 14.4 поступает на информационный вход демультиплексора 21 и 1-ый информационный вход компаратора 22, на старшие разряды 2-го информационного входа которого и на информационный вход декодера 15.2 поступает код "00...0" состояния счетчика 14.3. В младший разряд 1-го информационного входа компаратора 22 постоянно подается потенциал логической "1" через управляющий вход компаратора, которая путем конкатенции с кодом счетчика 14.3 образует код "00...01" на втором информационном входе компаратора 22. Во втором такте первого цикла этапа ввода второй синхросигнал проходит уже описанный маршрут через демультиплексор 20.2 блока 5 синхронизации на управляющий вход демультиплексора 21. Но в этом такте код "00...01" со счетчика 14.4 подключает к информационному входу демультиплексора 21 уже 2-ой его управляющий выход, вследствие чего сигнал "Запись в блок 3" (ЗБЗ) через выход запуска регистров блока 5 синхронизации и вход запуска регистров третьего вычислительного блока 3 поступает на управляющий вход k регистра 7, где k = 1 третьего вычислительного блока 3. В течение второго такта на информационном вводе/выводе устройства из ЗВС находится элемент а, который поступает на информационный вход третьего вычислительного блока 3 на информационный вход k регистра 7, где k = 1, третьего вычислительного блока 3, где и запоминается по фронту сигнала ЗБЗ. В это же время компаратор 22 блока 5 синхронизации фиксирует равенство кодов на своих информационных входах, вследствие чего сигнал "Конец цикла ввода" (КЦВ) с управляющего выхода компаратора 22, задерживаясь формирователем 16.5 на время записи в третий вычислительный блок 3, как сигнал окончания 1-го цикла поступает с управляющего-выхода формирователя 16.5 на второй управляющий вход счетчика 14.3, модифицируя его состояние (СТ14.3=[СТ14.3]+1), через 1-ый управляющий вход элемента ИЛИ 17.3 на первый управляющий вход счетчика 14.4 (СТ14.4=0), а также через 1-ый управляющий вход элемента ИЛИ 17.1 и 4-ый управляющий выход блока 5 синхронизации, на 3-ий управляющий вход третьего вычислительного блока 3 и на 3-ий управляющий вход второго вычислительного блока 2 как сигнал фиктивного вычитания (ФВ). В третьем вычислительном блоке 3 этот сигнал с 3-го управляющего входа поступает через 2-ой управляющий вход всех k·k вычислительных модулей 11, где k = k - n - 1.1, 1.n - 1, на 1-ый управляющий вход вычитателей 10 каждого k·k вычислительных модуля 11, где k·k = n - 1.1, 1.n - 1, инициируя выполнение операции вычитания. При этом существенный операнд a 1,1 присутствует только на 3-ем информационном входе k·k вычислительного модуля 11, где k·k = n - 1.n - 1 с информационного выхода k регистра 7, где k = 1, и через информационный вход элемента ИЛИ 13 k·k вычислительного модуля 11, где k = k - n - 1.n - 1 поступает на 2-ой информационный вход вычитателя 10 как уменьшаемое. По сигналу ФВ выполняется операция d1,10 = a1,1 = 0 - а1,1, так как на 1-ом информационном входе вычитателя 10 присутствует нулевое вычитаемое с информационного выхода умножителя 9 этого же k·k вычислительного модуля 11, где k·k = n - 1.n - 1. Одновременно во всех остальных k·k вычислительных модулях выполняется вычитание с нулевыми операндами. Таким образом происходит диагональное перемещение элемента a 1,1 из k регистра 7, где k = 1, на вычитатель 10 k·k вычислительного модуля 11, где k·k = n - 1.n - 1. Одновременно сигнал ФВ поступает с 3-го управляющего входа второю вычислительного блока 2 на 2-ой управляющий вход все х k вычислительных модулей 11, где k = n - 1,1, вызывая аналогичные действия, что и в k·k вычислительных модулях третьего вычислительного блока 3, где k·k = n - 1.1, 1.n - 1; k вычислительные модули второго вычислительного блока 2, где k = n - 1,1. выполняют операцию вычитания, но только k вычислительный модуль 11, где k = n - 1, имеет существенный операнд (b 1) на своем 3-ем информационном входе с информационного выхода регистра 7, а все остальные k вычислительные модули 11, где k =j,i, работают с нулевыми операндами. Т. о. выполняется операция n 0 = bi - 0 = bi, и элемент bi сдвигается по k вычислительным модулям 11, где k = n - 1.j, из регистра 7 в вы ходной k вычислительный модуль 11, где k = 1. Итак, за время первых двух тактов были введены исходные элементы bi и a1,1, после чего состояние счетчика 14.3 блока 5 синхронизации соответствует коду "00...01", а с учетом контактирующей "1" в младшем разряде на 2-ом информационном входе компаратора 22 находится код "0...011", т.е. в следующем цикле подготавливается ввод четырех (0...011 + 1 = 0...0100) элементов исходных данных в следующей последовательности: b2, a2.2, a 2.1 , a1.2. В 3-ем такте в регистр 7 второго вычислительного блока 2заносится b 2, в 4-ом – в k регистр 7, где k = 1, третьего вычислительного блока 3 заносится a2.2, как и в предыдущих двух тактах. С приходом 5-го синхросигнала возбуждается 3-ий управляющий выход демультиплексора 21 блока 5 синхронизации, сигнал с которого через выход запуска регистров блока 5 синхронизации и вход запуска регистров третьего вычислительного блока 3 поступает на вход k регистра 7, где k = 2, третьего вычислительного блока 3, определяя занесение элемента a2.1 в этот регистр. Затем по 6-ому синхросигналу возбуждается 4-ый управляющий выход демультиплексора 21 блока 5 синхронизации, разрешая занесение элемента a1,2 в k регистр 7, где k = 3, третьего вычислительного блока 3. В конце 6-го такта после срабатывания компаратора 22 блока 5 синхронизации одновременно с изменением состояния счетчика 14.3 по сигналу КЦВ с формирователя 16.5 через элемент ИЛИ 17.1 и 4-ый управляющий выход блока 5 синхронизации сигнал ФВ поступает на 3-ий управляющий вход второго вычислительного блока 2 и 3-ий управляющий вход третьего вычислительного блока 3, вызывая в этих блоках выполнение операций вычитания во всех вычислительных модулях соответственно второго вычислительного блока 2 и третьего вычислительного блока 3. Вследствие этих вычитаний элементы матрицы А перемещаются диагонально: а1,1 в k·k вычислительный модуль 11, где k = k = n - 2.n - 2, а2.2 - в k·k вычислительный модуль 11, где k·k = n - 1.n - 1, а2,1 - в k·k вычислительный модуль 11, где k·k = n - 1.n - 2, a1,2 - в k·k вычислительный модуль 11, где k·k = n - 2.n - 1 в третьем вычислительном блоке 3, а во втором вычислительном блоке 2 b1 и b2 перемещаются соответственно по k вычислительным модулям 11, где k = n - 1 , n -2. Перед 7-ым тактом счетчик 14.3 блока 5 синхронизации устанавливается в состояние "0...010", код которого совместно с "1" в младшем разряде второго информационного входа компаратора 22 образует код "0...0101", разрешая таким образом ввод следующих шести (0...0101 + 1 = 0...0110) элементов. В тактах с 7-го по 12-ый аналогично с предыдущим циклом происходит занесение исходных элементов в такой последовательности b3, а3,3 , а3.2, а2,3 , а3,1, а1,3 . С каждым новым циклом ввода количество вводимых элементов увеличивается на 2, что определяется состоянием счетчика 14.3 блока 5 синхронизации, код которого дополняется справа единицей в младшем разряде 2-го входа компаратора 22. Таким образом для ввода (n·n) элементов матрицы А и n элементов вектора b понадобится n{n + 1) тактов. Следует отметить, что демультиплексор 21 блока 5 синхронизации должен иметь не менее 2n выходов, так как в последнем цикле должны быть введены один элемент правой части (bn), один диагональный элемент матрицы А (аn,n), по (n - 1) элементов последних строки и столбца. 6 последнем цикле ввод осуществляется в такой последовательности bn, an.n, аn,n-1 , an - 1,n, аn,n-2 , an - 2.n,..., аn,1. a1,n. Отличие последнего цикла ввода от предыдущи х состоит в том, что по заполнении k·k вычислительных модулей 11, где k·k = n - 1.1, 1.n - 1, и k регистров 7, где k = 2(n - 1), 2n - 1, третьего вычислительного блока 3, а также k вычислительных модулей 11, где k = n - 1,1, и регистра 7 второго вычислительного блока 2, т.е. при достижении состояния СТ14.3 = n в блоке 5 синхронизации вырабатывается сигнал "Окончание ввода" (ОВ) при возбуждении управляющего вы хода декодера 15.2, информационный вход которого соединен с управляющим выходом счетчика 14.3, а управляющий выход с информационным входом формирователя 16.6, который задерживает сигнал ОВ на время последней записи во втором и третьем вычислительных блоках 2 и 3. Выработкой сигнала ОВ этап ввода завершается и устройство переходит в автономный режим функционирования. Размещение информации в k·k вычислительных модулях третьего вычислительного блока 3, где k·k= n - 1.1, 1,n - 1, и k вычислительных модулях второго вычислительного блока 2, где k = n - 1,1, после окончания этапа ввода представлено на фиг.11. II. Этап LU-декомпозиции и прямого хода (ПХ) решения СЛАУ начинается с поступления сигнала ОВ с управляющего вы хода формирователя 16.6 блока 5 синхронизации на 1-ый управляющий вход элемента ИЛИ 17.2, с управляющего вы хода которого сигнал "Начало цикла спуска" (НЦС) поступает на управляющий вход формирователя 16.3, на второй управляющий вход счетчика 14,1 и через 5-ый управляющий выход блока 5 синхронизации на 4-ый управляющий вход второго вычислительного блока 2 и 4-ый управляющий вход третьего вычислительного блока 3. Каждый цикл решения состоит из последовательности тактов операций деления, умножения и вычитания, выполняемых во втором и третьем вычислительных блоках 2 и 3. В 1-ом такте 1-го цикла этапа решения сигнал НЦС с 4-го управляющего входа третьего вычислительного блока 3 поступает на управляющие входы всех k блоков 12 деления, где k = 1, n - 1, инициируя операцию одновременного деления всех элементов 1-ой строки матрицы А на диагональный элемент этой строки, т.к. на 1-ые информационные входы всех k блоков 12 деления, где k= 1,n - 1. B качестве делителя с информационного выхода k·k вычислительного модуля 11, где k·k = 1,1, поступает элемент a 1,1 = І1.1, который одновременна находится и на k информационном выходе третьего вычислительного блока 3, где k = 1. На 2ые информационные входы k блока 12 деления, где k = 1, n - 2, в качестве делимых с информационных выходов соответственно k = k вычислительных модулей 11, где k = 1.j, а на 2-ой информационный вход k блока 12 деления, где k = n - 1, с выхода k регистра 7, где k = 2n - 1, поступают соответственно элементы a1.j+1 (j = 1. n - 1). В результате выполнения операции деления на выходах k блоков 12 деления, где k = 1, n - 1, третьего вычислительного блока 3 появляются наддиагональные элементы 1-ой строки верхней треугольной матрицы U соответственно u1.j+1 = a1.j+1/a1,1 (j = 1, n - 1), которые поступают соответственно на k информационные выходы третьего вычислительного блока 3, где k = n + 1, 2n - 1, а также в качестве множителей на 2-ые информационные входы k·k вычислительных модулей 11, где k = k = n - 1.1, 1.n - 1, соответствующи х j-ых столбцов эти х k·k вычислительных модулей 11 третьего вычислительного блока 3. Другими словами элемент u1,2 поступает на k информационный выход третьего вычислительного блока 3, где k = n + 1, и на 2-ые информационные входы k·k вычислительных модулей 11, где k = 1.1, n - 1.1, и т.д., и, наконец, элемент u1,n поступает на k информационный выход третьего вычислительного блока 3, где k = 2n 1, и на 2-ые информационные входы k·k вычислительных модулей 11, где k = 1.n - 1, n - 1.n - 1 третьего вычислительного блока 3. В этом же такте параллельно выполняется операция деления в блоке 12 деления второго вычислительного блока 2 по сигналу НЦС, поступающему с 4-го управляющего входа этого блока на управляющий вход блока 12 деления. В качестве операндов участвуют: элемент a1,1, поступающий с k вы хода третьего вычислительного блока 3, где k = 1, через 2-ой k информационный вход второго вычислительного блока 2, где k = 2, на 1-ый информационный вход блока 12 деления в качестве делителя; b1, поступающий на 2-ой информационный вход блока 12 деления с информационного выхода k·k вычислительного модуля 11, где k = 1. В результате операции, на информационном выходе блока 12 деления появляется элемент у1 =b1/a1,1 вектора y, который поступает одновременно на 2-ые информационные входы всех k вычислительных модулей 11, где k = n - 1,1 и через 1-ый информационный вход элемента ИЛИ 8 на информационный вход регистра 7 второго вычислительного блока 2. Задержанный на время выполнения операции деления в k·k вычислительных модулях 11 третьего вычислительного блока 3, где k = n - 1.1, 1.n - 1, и в k вычислительных модулях 11 второго вычислительного блока 2, где k = n - 1,1, формирователем 16.3 блока 5 синхронизации, сигнал второго такта (Т2) цикла решения с управляющего выхода формирователя 16.3 подается на второй управляющий вход демультиплексора 20.3, на первом управляющем входе которого находится потенциал логического "0" с управляющего выхода декодера 15.1, подключающего 1-ый управляющий вход демультиплексора 20.3 к 2-му его управляющему выходу, сигнал "Умножение прямого хода" (УПХ) с которого поступает на управляющий вход следующего формирователя 16.1 и на 3-ий управляющий выход блока 5 синхронизации, откуда он поступает одновременно на 2-ой управляющий вход второго вычислительного блока 2, 2-ой управляющий вход третьего вычислительного блока 3 и на 1-ый управляющий вход блока 4 памяти. Поступая со 2-го управляющего входа третьего вычислительного блока 3 на 1-ые управляющие входы всех k·k вычислительных модулей 11, где k = k = n - 1.1, 1.n - 1, третьего вычислительного блока 3, сигнал УП инициирует перемножение операндов на 1-ом и 2-ом информационных входах каждого k·k вычислительного модуля 11 третьего вычислительного блока 3, где k·k=n - 1.1,1.n - 1. На 1-ых информационных входа х k·k вычислительных модулей 11, где k·k = 1.1, n - 2.n - 1, 1-ой строки третьего вычислительного блока 3 находятся элементы ai + 1,1 = ІІ + 1,1 с выходов соответственно k·k вычислительных модулей 11, где k·k = i + 1.1, а на 1-ых информационных входа х k·k вычислительных модулей 11, где k·k = n - 1.1, n - 1.n - 1, находятся элементы an,1 = in.1 с вы хода k регистра 7, где k = 2(n - 1). На 2-ых информационных входах каждого из k = k вычислительных модулей 11, где k·k= 1.j, n - 1.j, j-го столбца k·k вычислительных модулей 11, где k·k - n - 1.1, 1.n - 1, третьего вычислительного блока 3 находятся вычисленные в предыдущем такте соответственно элементы u1.j+1 с вы хода соответственно k блока 12 деления, где k=j. Одновременно элементы аi +1,1 = Ii + 1,1 (i = 1, n - 1) матрицы L поступают с выходов соотве тствующи х k = k вычислительных модулей 11, где k = 1.1, n 1.1, первого столбца k = k вычислительных модулей 11, где k·k = n - 1.1, 1.1, на соотве тствующие k первые выходы третьего вычислительного блока 3, где k = n + 2. Т.о. на 1-ые и 2-ые информационные входы умножителей 9 поступают множимые и множители соответственно со 2-ых и 1-ых информационных входов своих k·k вычислительных модулей 11, где k·k = n - 1.1, 1.n - 1, в которых вычисляются соответственно произведения 1-го цикла с1i + 1, j + 1 = Ii + 1,1·u1,j + 1; (i,j = 1,n - 1), которые поступают с информационных выходов умножителей 9 на 1-ые информационные входы вычитателей 10 соответствующи х k·k вычислительных модулей 11, где k·k = n - 1.1, 1.n - 1, как вычитаемые. В этом же такте во втором вычислительном блоке 2 по сигналу УПХ, поступающего с 2-го управляющего входа второго вычислительного блока 2 через 1-ые управляющие входы k вычислительных модулей 11, где k = n - 1,1, на первые управляющие входы соответствующи х умножителей 9, происходит перемножение операндов, поступающих на 1-ые и 2-ые информационные входы умножителей соответственно со 2-ых и 1-их информационных входов своих k вычислительных модулей 11, где k = n - 1,1. А именно, элементы Ii + 1,1 (i = 1, n - 1) с соответствующих первых k информационных выходов третьего вычислительного блока 3, где k = n,1, через соответствующие вторые k информационные входы второго вычислительного блока 2, где k = n +1,2, и через 1-ые информационные входы соответственно k вычислительных модулей 11, где k = n - 1,1, поступают как множимые на 2-ые информационные входы умножителей 9 каждого k вычислительного модуля 11, где k = n - 1,1. В качестве множителя присутствует вычисленный в предыдущем такте, элемент у1 с информационного выхода блока 12 деления через 2-ые информационные входы k вычислительных модулей 11, где k = n - 1,1, на 1-ые информационные входы умножителей 9 каждого k вычислительного модуля 11, где k = n - 1,1. Следовательно, во 2-ом такте 1-го цикла этапа ПХ решения в k вычислительных модулях 11, где k = n - 1,1, вычисляются соответственно произведения S1i+1=Ii +1,1·у1; (i = 1, n - 1), которые с информационных выходов умножителей 9 поступают на 1-ые информационные входы вычитателей 10 как вычитаемые. Одновременно сигнал УПХ с 1-го управляющего входа блока 4 памяти подается на управляющий вход счетчика 14, код состояния которого подается на 2-ой управляющий вход декодера 15, сигнал с n - 1-го выхода которого через 1-ый управляющий вход k элемента ИЛИ 17, где k = 1, поступает на управляющие входы k·k регистров 7, где k = k = 1.1, 1.n - 1, разрешая запись соответственно элементов u i,j + 1, поступающих с соответствующи х k информационных входов блока 4 памяти, где k = 1, n - 1, через 1-ые информационные входы соответственно k·k селекторов 18, где k = k = 1.1, 1,n - 1, на информационные входы k·k регистров 7, где k·k = 1.1 , 1.n - 1. На этапе LU-декомпозиции k информационным выходам k·k селекторов 18, где k·k = 1.1, n – 1.n - 1, подключаются их 1-ые информационные входы, т.к. на управляющих входах селекторов на этом этапе присутствует потенциал логического "0" с управляющего выхода сброшенного при запуске триггера 19, определяющего для блока 4 памяти в этом случае режим "Запись". K·K регистры 7 и k·k селекторы 18 этого блока представляют собой левую вер хнюю треугольную матрицу, где k = k - i.1, I.n - j, с поочередным представлением k·k строк селекторов, где k·k = i.1, I.n - 1, и k = k строк регистров, где k·k = I.1, I.n - 1 начиная с k·k селекторов, где k = k - 1.1, 1.n - 1. Задержанный формирователем 16.1 блока 5 синхронизации на время выполнения операции умножения во втором и третьем вычислительных блоках 2 и 3, сигнал "Вычитание прямого хода" (ВПХ) с управляющего выхода формирователя 16.1 инициирующий начало 3-го такта цикла решения и подается на управляющий вход формирователя 16.2 и на 4-ый управляющий вход элемента ИЛИ 17.1, с выхода которого через 3-ий управляющий выход блока 5 синхронизации поступает на 3-ий управляющий вход второго вычислительного блока 2 и 3-ий управляющий вход третьего вычислительного блока 3. С 3-го управляющего входа третьего вычислительного блока 3 сигнал ВПХ поступает через 2-ые управляющие входы все х k·k вычислительных модулей 11, где k·k = n - 1.1, 1,n - 1, на 1-ые управляющие входы вычитателей 10 каждого k·k вычислительного модуля 11, где k·k = n - 1.1, 1.n - 1, инициируя операцию вычитания. На 2-ых информационных входах вычита телей 10 k·k вычислительных модулей 11, где k·k = 1.1, n - 2.n - 2, в качестве уменьшаемых находятся соответственно элементы ak + 1, k + 1 , поступающие с информационных выходов вычитателей 10 соответственно k·k вычислительных модулей 11, где k·k = i,j, n - I.n - 1, через информационные входы-элементов ИЛИ 13 этих k·k вычислительных модулей 11, где k·k = 1.1, n - 2.n - 2. На 2-ых информационных входа х вычитателей 10 k·k вычислительных модулей 11, где k·k = n - 1, 1,n - 1.n - 1, и k·k вычислительных модулей 11, k·k = n - 2.n - 1, n - 1.n - 1, в качестве уменьшаемых находятся элементы соответственно an.k, где k = 2,n, и аk.n, где k = 2, n - 1, с выходов соответственно k регистров 7, где k = 2(n - j), 2(n - I) + 1, через 3-ьи соответственно информационные входы этих k·k вычислительных модулей и информационные входы их элементов ИЛИ 13. На 1-ых информационных входах вычитателей 10 всех k·k вычислительных модулей 11 третьего вычислительного блока 3, где k = n - 1.1, 1,n - 1, с информационных выходов умножителей 9 в качестве вычитаемых находятся произведения, вычисленные в предыдущем такте. Т.о. с информационных выходов вычитателей 10 на выходы своих k·k вычислительных модулей 11, где k·k = n - 1.1, 1.n - 1, после выполнения операции вычитания поступают разности вида d1i+i,j + 1 = ai+1,j + 1 - ci + 1,j+1 =d0i+1,j + 1 -li +1,1·u1,j + 1, причем элементы d1i+1,2 = II + 1,2 с информационных выходов соответственно k·k вычислительных модулей 11, где k·k = 1.1, n 1.1, поступают соответственно на k первые информационные выходы третьего вычислительного блока 3, где k = n - 1,1. Одновременно с 3-го управляющего входа второго вычислительного блока 2 через 2-ые управляющие входы все х k вычислительных модулей 11, где k = n - 1,1 сигнал ВПХ поступает на первые управляющие входы вычита телей 10 этих k вычислительных модулей 11, где k = n - 1,1. На 2-ых ин формационных входах вычитателей 10 k вычислительных модулей 11, где k = n - 2,1, с выходов k вычислительных модулей 11, где k = n - 1 через 3-ьи информационные входы k вычислительных модулей 11, где k = n - 2,1, и информационные входы элементов ИЛИ 13 в качестве уменьшаемых присутствуют соответственно элементы bk +1. Аналогично с выхода регистра 7 в качестве уменьшаемого через 3-ий информационный вход k вычислительного модуля 11, где k = n - 1, и информационный вход элемента ИЛИ 13 этого k вычислительного модуля 11 на 2-ой информационный вход вычи тателя 10 этого k вычислительного модуля 11 поступает элемент bn. На 1-ых информационных входа х вычитателей 10 с информационных выходов умножителей 9 всех k вычислительных модулей 11, где k = n - 1,1, находятся произведения, вычисленные в предыдущем такте цикла решения. Т.о. на информационных выходах k вычислительных модулей 11, где k = n - 1,1, с информационных выходов их вычитателей 10 после выполнения операции вычитания образуются соответственно разности вида r1i +1 = b1i + 1 - si +1 = s 0i + 1 - Іi + 1·y1 , (i = 1. n - 1). В конце 3-го такта задержанный формирователем 16.2 блока 5 синхронизации на время операции вычитания во втором и третьем вычислительных блоках 2 и 3, сигнал с управляющего вы хода формирователя 16.2 поступает на 2-ые управляющие входы элементов ИЛИ 17.2 и 17.6. С управляющего выхода элемента ИЛИ 17.6 через 6-ой управляющий выход блока 5 синхронизации и 5-ый управляющий вход второго вычислительного блока 2 этот сигнал поступает на управляющий вход регистра 7, разрешая занесение в него элемента у1 с информационного выхода блока 12 деления через 1-ой информационный вход элемента ИЛИ 8. С управляющего выхода элемента ИЛИ 17.2 снова снимается сигнал НЦС, определяющий начало следующего цикла LU-декомпозиции и прямого хода решения. Каждый цикл спуска (ПХ решения СЛАУ), кроме последнего состоит из трех тактов. Количество циклов f определяется состоянием счетчика 14.1 блока 5 синхронизации, и до тех пор, пока выполняется условие f < n, декодер 15.1 потенциалом логического "0" со своего управляющего выхода, подаваемым на первый управляющий вход демультиплексора 20.3, коммутирует второй управляющий вход с первым управляющим выходом демультиплексора 20.3. Поэтому сигнал с формирователя 16.2 через 2-ой управляющий выход демультиплексора 20.3 и 2-ой управляющий вход элемента ИЛИ 17.2, снова поступает на управляющий вход формирователя 16.3 и второй управляющий вход сче тчика 14.1, определяя начало следующего цикла спуска. В t-ом цикле в (3t - 2)-ом такте на информационных выхода х k блоков 12 деления третьего вычислительного блока 3, где k = 1, n - 1, образуются соответственно элементы матрицы U ut, j + t = dt-1t, j + t/dt,tt-1 и запоминаются в t-ой строке соответствующих k·k регистров 7, где k·k = t.j блока 4 памяти, а на информационном выходе k блока 12 деления второго вычислительного блока 2 образуется элемент yt = rtt/dt,tt-1 вектора y. В (3t - 1)-ом такте в k·k вычислительных модулях 11, где k·k = 1.1, n - t.n - t. третьего вычислительного блока 3 вычисляются соответственно произведения сti +t,j + t = Ii + t.t · Ut.j + t, а в k вычислительных модулях 11, где k = n - 1,1, второго вычислительного блока 2 вычисляются соответственно произведения s tl + t = Ii + t,t·yt . В последнем, (3t)-ом, такте t-го цикла в тех же k·k вычислительных модулях 11, где k·k = 1.1, n - t.n - t, третьего вычислительного блока 3 вычисляются соответственно разности dti + t, j + t = dt-1i +t, j + t – cti + t, j +t, причем dti + t, t + 1 = li +1, t + 1, которые непосредственно с информационных выходов соответственно k·k вычислительных модулей 11, где k·k= 1.1,n - t.1, поступают на соответствующие k первые информационные выходы третьего вычислительного блока 3, где k = n,1. В k вычислительных модулях 11, где k = j, второго вычислительного блока 2 вычисляются разности rti +t= rt-1i + t - s ti+1. В конце последнего (n - 1)-го полного цикла в блоке 4 памяти размещены наддиагональные элементы ul.j (i = 1, n - 1; j = I + 1,n) верхней треугольной матрицы U соответственно в k·k регистрах 7, где k·k - l.n - j, причем их информационные выходы соединены соответственно с информационными выходами блока 4 памяти, где k = n - 1,1. По сигналу с последнего возбужденного управляющего выхода декодера 15 блока 4 памяти, задержанному формирователем 16 не время записи в k·k регистр 7, где k·k = n - 1.1, и поступившему на управляющий вход триггера 19, последний переходит в состояние "1", определяя на последующие такты режим чтения блока 4 памяти. 1 Для вычисления последнего элемента уn вектора y вводится неполный n-ый цикл, состоящий из одного такта деления уn = хn = r nn-1 /ln,n=qn 0. Задержанный на время операции деления сигнал начала второго такта 1 (Т2) с управляющего вы хода формирователя 16.3 через второй управляющий вход демультиплексора 20.3 поступает уже на его 1-ый управляющий выход, т.к. на первом управляющем входе демультиплексора 20,3 находится потенциал с возбужденного управляющего выхода декодера 15.1, на управляющем входе которого находится позиционный код "n" с управляющего выход счетчика 14.1, Поэтому происходит блокировка сигнала Т2 и выработка сигнала "Конец прямого кода" (КПХ) со 1-го управляющего выхода демультиплексора 20.3 поступает на 1-ый управляющий вход элемента ИЛИ 17,5 блока 5 синхронизации. Таким образом после (3n - 2)-го такта второго этапа в k вычислительных модулях 11, где k = n - 1,1, и регистра 7 второго вычислительного блока 2 хранятся соответственно элементы y1 и уn = хn. поступающие соотве тственно на k информационные выходы второго вычислительного блока 2, где k = i,n. III. Этап обратного хода (ОХ) решения СЛАУ состоит из (n - 1) двухтактных циклов. Сигнал "Начало цикла подъема" (НЦП) с управляющего выхода элемента ИЛИ 17.5 поступает на 7-ой управляющий выход блока 5 синхронизации, на управляющий вход формирователя 16.7 и на второй управляющий вход счетчика 14.2. С 7го управляющего выхода блока 5 синхронизации в 1-ом такте сигнал НЦП поступает через 1-ый управляющий вход первого вычислительного блока 1 и первые управляющие входы k вычислительных модулей 6, где k = 1, n - 1 на 1-ые управляющие входы умножителей 9 каждого k вычислительного модуля 6, где k = 1, n - 1. инициируя операцию умножения. Элемент уn = хn, как множитель поступает с k информационного выхода второго вычислительного блока 2, где k = 1,n, через k первые соответственно информационные входы первого вычислительного блока 1, где k = 1,n, через 2-ой информационный вход элемента ИЛИ 8 и 1-ые информационные входы k вычислительных модулей 6, где k = 1, n - 1, первого вычислительного блока 1 на 1ые информационные входы умножителей 9 этих k вычислительных модулей. В качестве множимых элементы n-го столбца матрицы U ((ui,n; I = 1, n - 1) с информационных выходов соответственно k·k регистров 7, где k·k = l.n - j, блока 4 памяти через соответствующие вторые k информационные входы первого вычислительного блока 1, где k = 2n - 1,n + 1, и 4-ые информационные входы соответственно k вычислительных модулей 6, где k = 1, n - 1 поступают на 2-ые информационные входы умножителей 9 этих k вычислительных модулей первого вычислительного блока 1. Т.о. в 1-ом такте 1-го цикла 3-го этапа параллельно выполняются операции вычисления произведений pi1 = ui,n·xn (i = 1, n - 1), которые подаются как вычитаемые с информационных выходов умножителей 9 на 1-ые информационные входы вычитателей 10 соответственно k вычислительных модулей 6, где k = 1, n - 1, первого вычислительного блока 1. Задержанный на время выполнения операции умножения в k вычислительных модулях первого вычислительного блока 1, где k = 1, n - 1, сигнал "Вычитание обратного кода" (BOX) с управляющего вы хода формирователя 16.7 блока 5 синхронизации поступает на управляющий вход формирователя 16.4, а через 2ой управляющий вход элемента ИЛИ 17,7 и 8-ой управляющий выход блока 5 синхронизации - на 2-ые управляющие входы первого вычислительного блоков 1 и блока 4 памяти. Сигнал BOX с 2-го управляющего входа первого вычислительного блока 1 поступает на управляющий вход регистра 7, а через 2-ые управляющие входы k вычислительных модулей 6, где k = 1, n - 1, на 2-ые управляющие входы вычитателей 10 этих k вычислительных модулей, инициируя вычисления соответственно разностей qi1 = qi0 - p1, где qi0 - yi, которые передаются с информационных выходов k вычислительных модулей 11, где k = n - 1,1, через соответствующие k информационные выходы второго вычислительного блока 2, где k = 1,n, через соответствующие первые k информационные входы первого вычислительного блока 1, через 3-ьи информационные входы соответственно k вычислительных модулей 6, где k = 1, n - 1, первого вычислительного блока 1 и 3-ий информационный вход элемента ИЛИ 8 этих k вычислительных модулей 6 на 2-ые информационные входы вычитателей 10, как уменьшаемые. По заднему фронту сигнала BOX элемент уn с информационного выхода элемента ИЛИ 8 первого вычислительного блока 1 записывается в регистр 7. Одновременно сигнал BOX со 2-го управляющего входа блока 4 памяти через 2-ые управляющие входы k элементов ИЛИ 17, где k = 1, n - 1, поступает на управляющие входы соответствующих i-ых строк k·k регистров 7, где k·k = 1.1, 1,n - j, блока 4 памяти, разрешая перемещение информации по k столбцам, где k = 1.1, 1.n - 1, k·k регистров 7, где k·k= 1.1, l.n - j, т.к. информационные входы этих регистров подключены через соответствующие k·k селекторы 18, где k·k = 1.1, l.n - j, k информационным выходам соответственно k·k регистров 7, где k·k = i - 1.1, I = l.n - 1, за исключением k·k регистров 7, где k·k = 1.1, 1.n - 1, информационные входы которых через соответствующие k·k селекторы 18, где k·k = 1.1, 1,n - 1, подключены к потенциалу логического "0". Все k·k селекторы 18, где k·k = 1.1, n - 1.n - i, коммутируют свои информационные выходы со 2-ми информационными входами, т.к. на управляющих входа х k·k селекторов 18, где k·k = 1.1, l.n - j, присутствует потенциал логической "1" с управляющего выхода триггера 19, определяющего на данном этапе режим чтения. Т.о. на информационных выходах k·k регистров 7, где k·k = l.n - i, n - l.n - 1, уже к концу каждого четного такта в цикле находятся элементы следующего (n - 1)-го столбца, т.е. соответственно элементы uі.n 1 матрицы U. Задержанный на время выполнения операции вычитания в k вычислительных модулях первого вычислительного блока 1, где k = 1, n - 1, сигнал "Умножение обратного хода" (УОХ) с управляющего выхода формирователя 16.4 блока 5 синхронизации поступает через 2-ой управляющий вход элемента ИЛИ 17.4 на 2-ой управляющий выход блока 5 синхронизации, а через второй управляющий вход и 2-ой управляющий выход демультиплексора 20.1 на 2-ой управляющий вход элемента ИЛИ 17.5, с управляющего выхода которого снимается следующий сигнал. Управляющий выход декодера 15.3 постоянно поддерживает потенциал логического "0" на первом управляющем входе демультиплексора 20, который коммутирует свой второй управляющий вход со своим вторым управляющим выходом на все время 3-го этапа. В этом же такте сигналом УОХ, поступающим с 2-го управляющего вы хода блока 5 синхронизации на 1ый управляющий вход второго вычислительного блока 2 и на 1-ый управляющий вход третьего вычислительного блока 3, производится сброс всех элементов памяти этих вычислительных блоков для обеспечения присутствия нулевых операндов на информационных входах освободившихся k вычислительных модулей 6, где k = 1, n - 1, первого вычислительного блока 1. Итак, в каждом нечетном такте v-го цикла ОХ решения СЛАУ вычисляются произведения piv = ui,n- v + 1 ·xn - v + v v-1 - pi v, причем qvn - v= xn – v, (i = 1, n - v; v = 1, n - 1). 1. (i = 1, n - v), a в каждом четном такте - разности qi = q i Таким образом, в конце (n - 1)-го цикла в вычитателях 10 k вычислительных модулей 6; где k = 1, n - 1. и регистра 7 первого вычислительного блока 1 хранятся соответственно элементы хi (i = 1,n) векторах. Так как счетчик 14.2 блока 5 синхронизации в последнем (2n - 2)-ом такте 3-го этапа содержит код "n - 1" (СТ1.1: = n - 1), то на управляющем выходе декодера 15.3 появляется потенциал логической "1", который поступая на первый управляющий вход демультиплексора 20,2, коммутирует информационный вход этого демультиплексора с его 1-ым управляющим выходом, сигнал "Конец работы" (КР) с которого поступает на второй управляющий вход триггера 19 и через 1-ый управляющий выход блока 5 синхронизации в ЗВС как сигнал "Запрос" ("Запрос на вывод результата" (ЗВР)). После этого устройство переходит в режим ожидания до момента выдачи из ЗВС n импульсов синхросерии сопровождения элементов вектора x. IV. Этап вывода начинается с поступления из ЗВС стробирующего сигнала через синхровход устройства, синхровход блока 5 синхронизации, через второй управляющий вход и 1-ый управляющий выход демультиплексора 20.2, через 1-ый управляющий вход элемента ИЛИ 17.7 на 8-ой управляющий выход блока 5 синхронизации. По переднему фронту 1-го синхросигнала из ЗВС с информационного выхода k вычислительного модуля 6, где k = n - 1, первого вычислительного блока 1 через 1-ый информационный вход элемента ИЛИ 8, через информационный выход первого вычислительного блока 1 и информационный выход устройства в ЗВС передается соответственно элемент хi (i = 1,n). В каждом из n тактов 4-го этапа сигнал "Чтение блока 1" (ЧБ1)с 8-го управляющего выхода блока 5 синхронизации поступает через 2-ой управляющий вход первого вычислительного блока 1 и 2-ые управляющие входы k вычислительных модулей 6, где k = 1, n - 1, на 1-ые управляющие входы вычитателей 10 этих k вычислительных модулей 6, инициируя операцию фиктивного вычитания хn - 1 = хn - 1 - 0, т.к. в качестве вычитаемых в каждой операции присутствует "0" вследствие того, что к этому времени блок 4 памяти сброшен и с его k информационных выходов, где k = n - 1,1, на k вторые информационные входы первого вычислительного блока 1, где k = 2n - 1, n + 1, поступают соотве тствующие н улевые множители. Необходимый элемент векторах вытесняется из информационного выхода k вычислительного модуля 6, где k = n - 1, через первый информационный вход элемента ИЛИ 8 и информационный выход первого вычислительного блока 1 на выход устройства для передачи 3 ВС. После n тактов устройство переходит в режим ожидания до прихода следующего сигнала запроса из ЗВС.