Пристрій розв’язання систем лінійних алгебраїчних рівнянь

Пристрій розв'язання систем лінійних алгебраїчних рівнянь, що містить перший, другий, третій обчислювальні блоки, блок пам'яті та блок синхронізації, вхід запуску якого є входом запуску пристрою, який відрізняється тим, що містить у собі m перших і други х обчислювальних блоків (m розмірність матриці правих частин), причому інформаційні виходи m перших обчислювальних блоків з'єднані з інформаційним вводом/виводом пристрою, з інформаційними входами m других обчислювальних блоків та інформаційним входом третього обчислювального блока, n інформаційних виходів якого з'єднані відповідно з mxn інформаційними входами m других обчислювальних блоків, mxn інформаційних виходів яких з'єднані відповідно з mxn інформаційними входами m перших обчислювальних блоків, mx(n-1) інформаційних входів яких з'єднані відповідно з n-1 інформаційними виходами блока пам'яті, вхід скидання якого з'єднаний з входами скидання m перших обчислювальних блоків, з входом скидання блока синхронізації та є входом запуску пристрою, ви хід запит якого з'єднаний з першим керуючим виходом блока синхронізації, другий керуючий вихід якого з'єднаний з першими керуючими входами m других і третього обчислювальних блоків, другий керуючий вхід третього обчислювального блока з'єднаний з першим керуючим входом блока пам'я ті, з другими керуючими входами m других обчислювальних блоків, з третім керуючим виходом блока синхронізації, четвертий і п'ятий керуючі виходи якого з'єднані відповідно з третіми і четвертими керуючими входами m других і третього обчислювальних блоків, шостий керуючий вихід блока синхронізації з'єднаний з п'ятими керуючими входами m других обчислювальних блоків, сьомий керуючий вихід блока синхронізації з'єднаний з першими керуючими входами m перших обчислювальних блоків, другі керуючі входи яких з'єднані з восьмим керуючим виходом блока синхронізації та другим керуючим A (54) ПРИСТРІЙ РОЗВ'ЯЗАННЯ СИСТЕМ ЛІНІЙНИХ АЛГЕБРАЇЧНИХ РІВНЯНЬ 30670 блока синхронізації, третій керуючий вихід якого з'єднаний з керуючим входом четвертого формувача та керуючим виходом першого формувача, керуючий вхід якого з'єднаний з третім керуючим виходом третього демультиплексора та з другим керуючим входом другого лічильника, інформаційний вихід якого з'єднаний з інформаційним входом другого декодера, m вихід якого (m=n-2) з'єднаний з керуючим входом дев'ятого формувача, керуючий вихід якого з'єднаний з першим керуючим входом дванадцятого елемента АБО, др угий керуючий вхід якого з'єднаний з першим керуючим входом третього елемента АБО і з керуючим виходом першого елемента І, другий керуючий вхід якого з'єднаний з керуючим виходом десятого формувача та з другим керуючим входом дев'ятого елемента АБО, керуючий ви хід якого з'єднаний з першим керуючим входом тригера, другий керуючий вхід якого з'єднаний з керуючим виходом другого формувача та з третім керуючим входом дванадцятого елемента АБО, четвертий керуючий вхід якого з'єднаний з першим керуючим входом п'ятого елемент АБО та керуючим виходом восьмого формувача, керуючий вхід якого з'єднаний з m керуючим виходом (m=n-1) третього декодера, інформаційний вхід якого з'єднаний з інформаційним виходом четвертого лічильника та з першим інформаційним входом першого компаратора, керуючий вхід якого є входом установки компаратора, четвертий керуючий вихід блока синхронізації з'єднаний з керуючим виходом шостого елемента АБО, п'ятий керуючий вихід блока синхронізації з'єднаний з керуючим виходом п'ятого елемента АБО та з другим керуючим входом одинадцятого елемента АБО, третій керуючий вхід якого з'єднаний з входом синхронізації блока синхронізації, шостий керуючий вихід якого з'єднаний з m виходами сьомого елемента АБО, сьомий керуючий вихід блока синхронізації з'єднаний з другим керуючим входом першого лічильника, керуючим входом третього формувача, четвертим керуючим виходом третього демультиплексора, керуючий вхід якого з'єднаний з керуючим виходом одинадцятого елемента АБО, перший керуючий вихід третього демультиплексора з'єднаний з керуючим входом одинадцятого формувача та з керуючим входом другого демультиплексора, керуючі виходи якого з'єднані з другими керуючими входами m других та m третіх елементів І, др угий керуючий вихід третього демультиплексора з'єднаний з керуючим входом першого демультиплексора та з керуючим входом дванадцятого формувача, керуючий вихід якого з'єднаний з другим керуючим входом третього лічильника і з першим керуючим входом десятого елемента АБО, третій керуючий вхід якого з'єднаний з керуючим виходом одинадцятого формувача і другим керуючим входом п'ятого лічильника, перший керуючий вхід якого з'єднаний з керуючим виходом третього елемента АБО, керуючі виходи восьмого і дванадцятого елементів АБО з'єднані відповідно з першим і другим керуючими входами шостого лічильника, інформаційний вихід якого з'єднаний з інформаційним входом третього демультиплексора, інформаційний вхід другого демультиплексора з'єднаний з інформаційним виходом п'ятого лічильника та з першим інформаційним входом другого компаратора, керуючий вихід якого з'єднаний з керуючим входом десятого формувача, керуючий вихід першого компаратора з'єднаний з керуючим входом сьомого формувача, перший інформаційний вхід другого компаратора з'єднаний з інформаційним виходом регістра, інформаційний вхід якого з'єднаний з входом вводу кількості стовпців блока синхронізації, вхід готовності якого з'єднаний з керуючим виходом десятого елемента АБО, восьмий керуючий вхід блока синхронізації з'єднаний з керуючими виходами m других елементів АБО, інформаційний вихід першого лічильника блока синхронізації з'єднаний з інформаційним входом першого декодера, m керуючий вихід (m=n-2) якого з'єднаний з керуючим входом другого формувача, причому кожний з m перших обчислювальних блоків містить в собі n-1 обчислювальних модулів, регістр, елемент АБО, інформаційний вихід якого з'єднаний з першим інформаційним входом кожного обчислювального модуля, інформаційним входом регістра та інформаційним входом першого обчислювального блока, вхід скидання якого з'єднаний з входом скидання кожного обчислювального модуля і входом скидання регістра, інформаційний вихід якого з'єднаний з другим інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднаний з другим інформаційним входом j-го обчислювального модуля (j=n-2), інформаційний вихід якого з'єднаний з другим інформаційним входом (n-1)-го обчислювального модуля, інформаційний вихід якого з'єднаний з першим інформаційним входом елемента АБО, другий інформаційний вхід якого є n-им інформаційним входом першого обчислювального блока, перший керуючий вхід якого з'єднаний з першим керуючим входом кожного обчислювального модуля, треті інформаційні входи яких з'єднані відповідно з n-1 інформаційними входами першого обчислювального блока, n інформаційних виходів якого (n=n-1) з'єднані відповідно з четвертими інформаційними входами обчислювальних модулів, др угий керуючий вхід кожного обчислювального модуля з'єднаний з керуючим входом регістра і з другим керуючим входом першого обчислювального блока, причому n-1 обчислювальні модулі першого обчислювального блока однакові та містять у собі елемент АБО, пристрій множення, пристрій віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший інформаційний вхід якого з'єднаний з першим інформаційним входом пристрою множення, інформаційний вихід якого з'єднаний з першим інформаційним входом пристрою віднімання, другий інформаційний вхід якого з'єднаний з інформаційним виходом елемента АБО, перший та другий інформаційні входи якого є відповідно другим та третім інформаційними входами обчислювального модуля, четвертий інформаційний вхід якого з'єднаний з другим інформаційним входом пристрою множення, перший керуючий вхід якого є першим керуючим входом обчислювального модуля, другий керуючий вхід якого з'єднаний з першим керуючим входом пристрою віднімання, другий керуючий вхід якого з'єднаний з входом скидання обчислювального модуля та з другим керуючим входом пристрою множення, причому кожен з m других обчислювальних блоків містить у собі регістр, елемент АБО, n-1 обчислювальних модулів, блок ділення, 2 30670 інформаційний вихід якого з'єднано з другим інформаційним входом кожного обчислювального модуля та з першим інформаційним входом елемента АБО, інформаційний вихід якого з'єднано з n-им інформаційним виходом другого обчислювального блока та третім інформаційним входом (n-1)-гo обчислювального модуля, інформаційний вхід якого з'єднано з (n-1)-м інформаційним виходом другого обчислювального блока та з третім інформаційним входом і-го обчислювального модуля (і=n-2), інформаційний вихід якого з'єднано з і-м інформаційним виходом другого обчислювального блока (і=n-2) та з третім інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднано з першим інформаційним виходом другого обчислювального блока і з другим інформаційним входом блока ділення, вхід скидання якого з'єднано з входом скидання кожного обчислювального модуля, з входом скидання регістра та з першим керуючим входом другого обчислювального блока, перший інформаційний вхід якого з'єднано з другим інформаційним входом елемента АБО, другий та третій керуючі входи другого обчислювального блока з'єднані відповідно з першим та другим керуючими входами кожного обчислювального модуля, другий інформаційний вхід кожного обчислювального модуля з'єднано відповідно з n інформаційними входами другого обчислювального блока, четвертий керуючий вхід якого з'єднано з керуючим входом блока ділення, перший інформаційний вхід якого з'єднано з другим інформаційним входом другого обчислювального блока, п'ятий керуючий вхід якого з'єднано з керуючим входом регістра, причому n-1 обчислювальні модулі другого обчислювального блока та n2-(2n-1) обчислювальні модулі третього обчислювального блока однакові та містять в собі пристрій множення, пристрій віднімання, елемент АБО, інформаційний вихід якого з'єднано з другим інформаційним входом пристрою віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший та другий інформаційні входи якого з'єднані відповідно з другим та першим інформаційними входами пристрою множення, інформаційний вихід якого з'єднано з першим інформаційним входом пристрою віднімання, другий керуючий вхід якого з'єднаний з другим керуючим входом пристрою множення та є входом скидання обчислювального модуля, перший керуючий вхід якого з'єднано з першим керуючим входом пристрою віднімання, другий керуючий вхід якого є другим керуючим входом пристрою віднімання, третій інформаційний вхід обчислювального модуля є інформаційним входом елемента АБО, причому в третьому обчислювальному блоці вхід запуску регістрів з'єднаний з керуючим входом кожного регістра, вхід скидання яких з'єднаний з входом скидання кожного обчислювального модуля та з входом скидання кожного блока ділення та є першим керуючим входом третього обчислювального блока, інформаційний ввод/вивід якого з'єднаний з інформаційним входом кожного регістра, n-ий інформаційний вихід третього обчислювального блока з'єднаний з інформаційним виходом 2(n-1)го регістра, з першим інформаційним входом i,j обчислювального модуля (і=n-1 - рядок матриці, що розкладається, j=n-1 - її стовпець), з першим інфо рмаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=n-1; j=1), інформаційний вихід якого з'єднаний з першим інформаційним входом і,j обчислювального модуля (i=n-2; j=1), з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-1) та є і-им інформаційним виходом третього обчислювального блока (і=n-1), другий інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-2; j=1), з першим інформаційним входом i,j обчислювального модуля (i=1; j=n-1), з першим інформаційним входом i,j обчислювального модуля (i=1; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=1; j=1), інформаційний вихід якого з'єднаний з першим інформаційним входом кожного блока ділення та є першим інформаційним виходом третього обчислювального блока, другий і третій керуючі входи якого з'єднані відповідно з першим і другим керуючими входами кожного обчислювального модуля, четвертий керуючий вхід третього обчислювального блока з'єднаний з керуючим входом кожного блока ділення, інформаційний вихід (n-1)-го блока ділення з'єднаний з другим інформаційним входом i,j обчислювального модуля (і=n-1; j=n-1), з другим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-1), з другим інформаційним входом i,j обчислювального модуля (i=1; j=n-1) і є другим (2n-1)-им інформаційним виходом третього обчислювального блока, j-ий інформаційний вихід якого (j=n-2) з'єднаний з другим інформаційним входом і,j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=1; j=n-2) та з інформаційним виходом j-го блока ділення (j=n-2), інформаційний вихід першого блока ділення є другим (n+1)-им інформаційним виходом третього обчислювального блока і з'єднаний з другим інформаційним входом і,j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=1) та з другим інформаційним входом i,j обчислювального модуля (i=1; j=1), третій інформаційний вхід якого з'єднаний з інформаційним виходомi,j обчислювального модуля (i-n-2; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-1; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом першого регістра, інформаційний вихід др угого регістра третього обчислювального блока з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), інформаційний вихід якого з'єднаний з третім інформаційним входом і,j обчислювального модуля (i=n-2; j=1), другий інформаційний вхід першого блока ділення третього обчислювального блока з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-2; j=1), третій інформаційний вхід якого з'єднаний з інформаційним виходом третього регістра, інформаційний вихід (2n-j)-гo регістра третього обчислювального блока (j=n-2) з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-1; j=1), другий інформаційний вхід j-го блока ділення третього обчислювального блока (j=n-2) 3 30670 з'єднаний з інформаційним виходом і,j обчислювального модуля (i=1; j=n-1), третій інформаційний вхід якого з'єднаний з інформаційним виходом (2(n-1)+1)-го регістра (і=n-2), інформаційний вихід (2n-1)-го регістра третього обчислювального блока з'єднаний з другим інформаційним входом (n-1)-го блока ділення, причому блок пам'яті містить в собі n(n+1)/2 регістрів, лічильник, декодер, формувач, n-1 елементів АБО, n(n+1)/2 селекторів, тригер, перший керуючий вхід якого з'єднаний з входом скидання кожного регістра, з першим керуючим входом лічильника та є входом скидання блока пам'яті, перший керуючий вхід якого з'єднаний з другим керуючим входом лічильника, інформаційний вихід якого з'єднаний з інформаційним входом декодера, керуючий (n-1)-ий вихід якого з'єднаний з керуючим входом формувача та з першим керуючим входом (n-1)-го елемента АБО, керуючий вхід якого з'єднаний з керуючим входом i,j регістра (і=n-1, j-1), інформаційний вихід якого є першим інформаційним виходом блока пам'яті, перший інформаційний вхід якого з'єднаний з першим інформаційним входом кожного селектора, інформаційний вихід яких з'єднаний відповідно з інформаційним входом i,j регістрів (і=1; j=1,n-1), інформаційний вихід регістрів i,j (i=1,n-2; j=1) з'єднаний відповідно з другим інформаційним входом i,j селекторів (i=1,n-1; j=1), керуючий вхід яких з'єднаний з керуючим входом i,j селекторів (і=1; j=1,n-1), з керуючим входом i,j селектора (i=n-2, j=n-(n-2)) та з керуючим виходом тригера, другий керуючий вхід якого з'єднаний з керуючим входом формувача, j-ий інформаційний вхід блока пам'яті (j=n-2) з'єднаний з першим інформаційним входом i,j селекторів (i=1,n-2; j=n-2,n-(n-2)), інформаційний вихід яких з'єднаний відповідно з інформаційним входом i,j регістрів (i=1,n-2; j=n-2, n-(n-2)), інформаційний вихід i,j регістра (і=1; j=n-2) з'єднаний з другим інформаційним входом i,j селектора (i=1; j=n-(n-2)), інформаційний вихід i,j регістра (i=n-2; j=n-(n-2)) є і-им інформаційним виходом блока пам'яті (і=n-2), (n-1)-ий інформаційний вхід якого з'єднаний з першим інформаційним входом i,j селектора (і=1; j=n-1), інформаційний вихід якого з'єднаний з інформаційним входом i,j регістра (i=1; j=n-1), інформаційний вихід якого є (n-1)-им інформаційним виходом блока пам'яті, другий керуючий вхід якого з'єднаний з другим керуючим входом кожного елемента АБО, перші керуючі входи першого та і-го елементів АБО (і=n-2) з'єднані відповідно з першим та і-им керуючими виходами декодера (і=n-2), керуючий вихід першого елемента АБО з'єднаний з керуючим входом кожного i,j регістра (i=1; j=1,n-1), керуючий ви хід першого елемента АБО (і=n-2) з'єднаний з керуючим входом i,j регістрів (i=n-2; j=1,n-(n-2)), другий інформаційний вхід i,j селекторів (i=1; j=1,n-1) є відповідно (n-1)-ми інформаційними входами запуску цих селекторів. Пристрій розв'язання систем лінійних алгебраїчних рівнянь відноситься до автоматики та обчислювальної техніки і може бути використаний при побудові спеціалізованих, в тому числі матричних пристроїв, призначених для рішення завдань лінійной алгебри. Відомий пристрій для LU-розкладання матриць, що містить n-1 обчислювальних модулів (n розмірність матриці, що розкладається), перший і другий обчислювальні блоки, блок пам'я ті і блок синхронізації. Недоліком цього пристрою є великі витрати часу на реалізацію алгоритму LU-розкладання матриць [1]. Найбільш близьким до винаходу, що пропонується, є пристрій для вирішення систем лінійних алгебраїчних рівнянь (СЛАР), що містить перший, другий, третій обчислювальні блоки, блок пам'яті та блок синхронізації [2]. Недоліком прототипу є необхідність демультиплексування при вводі/виводі інформації. В основу винаходу покладено завдання удосконалити пристрій розв'язання систем лінійних алгебраїчних рівнянь (СЛАР), в якому з матрично-конвейєрної структури забезпечується утворення нової матрично-конвейєрної структури шляхом введення додаткових конвейєрів обчислювальних модулів прямого і зворотного ходу рішення СЛАР, що забезпечує збільшення продуктивності пристрою, за рахунок чого скорочуються витрати часу на рішення СЛАР. Покладене завдання вирішується тим, що в пристрої розв'язання СЛАР, що містить перший, другий, третій обчислювальні блоки, блок пам'яті та блок синхронізації, синхровход якого є синхровходом пристрою, згідно з винаходом введено m перших і других обчислювальних блоків (m – розмірність матриці правих частин) та відповідно змі нено схему блока синхронізації, причому інформаційні виходи m перших обчислювальних блоків з'єднані з інформаційним вводом/виводом пристрою, з інформаційними входами m других обчислювальних блоків та інформаційним входом третього обчислювального блока, n інформаційних ви ходів якого з'єднані відповідно з mxn інформаційними входами m других обчислювальних блоків, mxn інформаційних виходів яких з'єднані відповідно з mxn інформаційними входами m перших обчислювальних блоків, mx(n-1) інформаційних входів яких з'єднані відповідно з n-1 інформаційними виходами блока пам'яті, вхід скидання якого з'єднаний з входами скидання m перших обчислювальних блоків, з входом скидання блока синхронізації та є входом запуску пристрою, вихід запит якого з'єднаний з першим керуючим виходом блока синхронізації, другий керуючий вихід якого з'єднаний з першими керуючими входами m других і третього обчислювальних блоків, другий керуючий вхід третього обчислювального блока з'єднаний з першим керуючим входом блока пам'яті, з другими керуючими входами m других обчислювальних блоків, з третім керуючим виходом блока синхронізації, четвертий і п'ятий керуючі ви ходи якого з'єднані відповідно з третіми і четвертими керуючими входами m других і третього обчислювальних блоків, шостий керуючий вихід блока синхронізації з'єднаний з п'ятими керуючими входами m других обчислювальних блоків, сьомий керуючий вихід блока синхронізації з'єднаний з першими керуючими входами m перших обчислювальних блоків, другі керуючі входи яких з'єднані з восьмим керуючим виходом блока синхронізації та другим керуючим входом блока пам'яті, n-1 інформаційних входів якого 4 30670 з'єднані відповідно з n-1 інформаційними виходами третього обчислювального блока, вхід запуску регістрів якого з'єднаний з виходом запуску регістрів блока синхронізації, причому вихід готовності блока синхронізації є виходом пристрою, вхід вводу кількості стовпців якого є входом блока синхронізації, що містить регістр, шість лічильників, три декодери, дванадцять формувачів, дванадцять елементів АБО, тригер, три демультиплексори, два компаратори, три елементи І, причому перший керуючий вхід першого елементу І з'єднаний з виходом тригера та є першим керуючим входом m други х елементів І, керуючі ви ходи яких з'єднані відповідно з першими керуючими входами m сьомих елементів АБО, другі керуючі входи яких з'єднані з другим керуючим входом п'ятого елементу АБО та керуючим виходом шостого формувача, керуючий вхід якого з'єднаний з керуючим виходом четвертого формувача і другим керуючим входом шостого елементу АБО, перший керуючий вхід якого з'єднаний з керуючим виходом сьомого формувача, з першим керуючим входом восьмого елементу АБО, першим керуючим входом першого елементу АБО та з другим керуючим входом четвертого лічильника, перший керуючий вхід якого з'єднаний з другим керуючим входом першого елементу АБО, з першими керуючими входами четвертого та дев'ятого елементів АБО, з другими керуючими входами третього, восьмого та десятого елементів АБО, з керуючим входом регістру, з першими керуючими входами першого і другого лічильників та є входом запуску блока синхронізації, вхід запуску регістрів якого з'єднаний з m виходами першого демультиплексора (m=2n-1), інформаційний вхід якого з'єднаний з другим інформаційним входом першого компаратора та інформаційним виходом третього лічильника, перший керуючий вхід якого з'єднаний з керуючим виходом першого елементу АБО, перший керуючий вихід блока синхронізації з'єднаний з керуючим виходом тригера та першими керуючими входами m третіх елементів І, керуючі виходи яких з'єднані з першими керуючими входами m других елементів АБО, другі керуючі входи яких з'єднані з керуючим виходом третього формувача і керуючим входом п'ятого формувача, керуючий вихід якого з'єднаний з першим керуючим входом одинадцятого елементу АБО та другим керуючим входом четвертого елементу АБО, керуючий вихід якого є другим керуючим виходом блока синхронізації, третій керуючий вихід якого з'єднаний з керуючим входом четвертого формувача та керуючим виходом першого формувача, керуючий вхід якого з'єднаний з третім керуючим виходом третього демультиплексора та з другим керуючим входом другого лічильника, інформаційний вихід якого з'єднаний з інформаційним входом другого декодера, m вихід якого (m=n-2) з'єднаний з керуючим входом дев'ятого формувача, керуючий вихід якого з'єднаний з першим керуючим входом дванадцятого елементу АБО, др угий керуючий вхід якого з'єднаний з першим керуючим входом третього елементу АБО і з керуючим виходом першого елементу І, др угий керуючий вхід якого з'єднаний з керуючим виходом десятого формувача та з др угим керуючим входом дев'ятого елементу АБО, керуючий вихід якого з'єднаний з першим керуючим входом тригера, другий керуючий вхід якого з'єднаний з керуючим виходом другого формувача та з третім керуючим входом дванадцятого елементу АБО, четвертий керуючий вхід якого з'єднаний з першим керуючим входом п'ятого елементу АБО та керуючим виходом восьмого формувача, керуючий вхід якого з'єднаний з m керуючим виходом (m=n-1) третього декодера, інформаційний вхід якого з'єднаний з інформаційним виходом четвертого лічильника та з першим інформаційним входом першого компаратора, керуючий вхід якого є входом установки компаратора, четвертий керуючий вихід блока синхронізації з'єднаний з керуючим виходом шостого елементу АБО, п'ятий керуючий вихід блока синхронізації з'єднаний з керуючим виходом п'ятого елементу АБО та з другим керуючим входом одинадцятого елементу АБО, третій керуючий вхід якого з'єднаний з входом синхронізації блока синхронізації, шостий керуючий вихід якого з'єднаний з m виходами сьомого елементу АБО, сьомий керуючий вихід блока синхронізації з'єднаний з другим керуючим входом першого лічильника, керуючим входом третього формувача, четвертим керуючим виходом третього демультиплексора, керуючий вхід якого з'єднаний з керуючим виходом одинадцятого елемента АБО, перший керуючий вихід третього демультиплексора з'єднаний з керуючим входом одинадцятого формувача та з керуючим входом другого демультиплексора, керуючі виходи якого з'єднані з другими керуючими входами m других та m третіх елементів І, др угий керуючий вихід третього демультиплексора з'єднаний з керуючим входом першого демультиплексора та з керуючим входом дванадцятого формувача, керуючий вихід якого з'єднаний з другим керуючим входом третього лічильника і з першим керуючим входом десятого елементу АБО, третій керуючий вхід якого з'єднаний з керуючим виходом одинадцятого формувача і другим керуючим входом п'ятого лічильника, перший керуючий вхід якого з'єднаний з керуючим виходом третього елементу АБО, керуючі виходи восьмого і дванадцятого елементів АБО з'єднані відповідно з першим і другим керуючими входами шостого лічильника, інформаційний вихід якого з'єднаний з інформаційним входом третього демультиплексора, інформаційний вхід другого демцультиплексора з'єднаний з інформаційним виходом п'ятого лічильника та з першим інформаційним входом другого компаратора, керуючий вихід якого з'єднаний з керуючим входом десятого формувача, керуючий вихід першого компаратора з'єднаний з керуючим входом сьомого формувача, перший інформаційний вхід другого компаратора з'єднаний з інформаційним виходом регістру, інформаційний вхід якого з'єднаний з входом вводу кількості стовпців блока синхронізації, вхід гото вності якого з'єднаний з керуючим виходом десятого елементу АБО, восьмий керуючий вхід блока синхронізації з'єднаний з керуючими виходами m других елементів АБО, інформаційний вихід першого лічильника блока синхронізації з'єднаний з інформаційним входом першого декодера, m керуючий вихід (m=n-2) якого з'єднаний з керуючим входом другого формувача, причому кожний з m перших обчислювальних блоків містить в собі n-1 обчислювальних модулів, регістр, елемент АБО, інформаційний вихід якого з'єднаний з першим інформаційним 5 30670 входом кожного обчислювального модуля, інформаційним входом регістру та інформаційним входом першого обчислювального блока, вхід скидання якого з'єднаний з входом скидання кожного обчислювального модуля і входом скидання регістру, інформаційний вихід якого з'єднаний з другим інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднаний з другим інформаційним входом j-го обчислювального модуля (j=n-2), інформаційний вихід якого з'єднаний з другим інформаційним входом (n-1)-го обчислювального модуля, інформаційний вихід якого з'єднаний з першим інформаційним входом елементу АБО, др угий інформаційний вхід якого є n-им інформаційним входом першого обчислювального блока, перший керуючий вхід якого з'єднаний з першим керуючим входом кожного обчислювального модуля, треті інформаційні входи яких з'єднані відповідно з n-1 інформаційними входами першого обчислювального блока, n інформаційних виходів якого (n=n-1) з'єднані відповідно з четвертими інформаційними входами обчислювальних модулів, другий керуючий вхід кожного обчислювального модуля з'єднаний з керуючим входом регістру і з другим керуючим входом першого обчислювального блока, причому n-1 обчислювальні модулі першого обчислювального блока однакові та містять у собі елемент АБО, пристрій множення, пристрій віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший інформаційний вхід якого з'єднаний з першим інформаційним входом пристрою множення, інформаційний вихід якого з'єднаний з першим інформаційним входом пристрою віднімання, другий інформаційний вхід якого з'єднаний з інформаційним виходом елементу АБО, перший та другий інформаційні входи якого є відповідно другим та третім інформаційними входами обчислювального модуля, четвертий інформаційний вхід якого з'єднаний з другим інформаційним входом пристрою множення, перший керуючий вхід якого є першим керуючим входом обчислювального модуля, другий керуючий вхід якого з'єднаний з першим керуючим входом пристрою віднімання, другий керуючий вхід якого з'єднаний з входом скидання обчислювального модуля та з другим керуючим входом пристрою множення, причому кожен з m других обчислювальних блоків містить у собі регістр, елемент АБО, n-1 обчислювальних модулів, блок ділення, інформаційний вихід якого з'єднано з другим інформаційним входом кожного обчислювального модуля та з першим інформаційним входом елементу АБО, інформаційний вихід якого з'єднано з n-им інформаційним виходом другого обчислювального блока та третім інформаційним входом (n-1)-го обчислювального модуля, інформаційний вхід якого з'єднано з (n-1)-м інформаційним виходом другого обчислювального блока та з третім інформаціним входом і-го обчислювального модуля (і=n-2), інформаційний вихід якого з'єднано з і-м інформаційним виходом другого обчислювального блока (і=n-2) та з третім інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднано з першим інформаційним виходом другого обчислювального блока і з другим інформаційним входом блока ділення, вхід скидання якого з'єднано з входом скидання кожно го обчислювального модуля, з входом скидання регістра та з першим керуючим входом другого обчислювального блока, перший інформаційний вхід якого з'єднано з другим інформаційним входом елементу АБО, другий та третій керуючі входи другого обчислювального блока з'єднані відповідно з першим та другим керуючими входами кожного обчислювального модуля, другий інформаційний вхід кожного обчислювального модуля з'єднано відповідно з n інформаційними входами другого обчислювального блока, четвертий керуючий вхід якого з'єднано з керуючим входом блока ділення, перший інформаційний вхід якого з'єднано з другим інформаційним входом другого обчислювального блока, п'ятий керуючий вхід якого з'єднано з керуючим входом регістру, причому n-1 обчислювальні модулі другого обчислювального блока та n2-(2n-1)обчислювальні модулі третього обчислювального блока однакові та містять в собі пристрій множення, пристрій віднімання, елемент АБО, інформаційний вихід якого з'єднано з другим інформаційним входом пристрою віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший та другий інформаційні входи якого з'єднані відповідно з другим та першим інформаційними входами пристрою множення, інформаційний вихід якого з'єднано з першим інформаційним входом пристрою віднімання, другий керуючий вхід якого з'єднаний з другим керуючим входом пристрою множення та є входом скидання обчислювального модуля, перший керуючий вхід якого з'єднано з першим керуючим входом пристрою віднімання, другий керуючий вхід якого є другим керуючим входом пристрою віднімання, третій інформаційний вхід обчислювального модуля є інформаційним входом елементу АБО, причому в третьому обчислювальному блоці вхід запуску регістрів з'єднаний з керуючим входом кожного регістру, вхід скидання яких з'єднаний з входом скидання кожного обчислювального модуля та з входом скидання кожного блока ділення та є першим керуючим входом третього обчислювального блока, інформаційний ввод/вивід якого з'єднаний з інформаційним входом кожного регістру, n-ий інформаційний вихід третього обчислювального блока з'єднаний з інформаційним виходом 2(n-1)го регістру, з першим інформаційним входом i,j обчислювального модуля (і=n-1 - рядок матриці, що розкладається, j=n-1 - її стовпець), з першим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=n-1; j=1), інформаційний вихід якого з'єднаний з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=1), з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-1) та є і-им інформаційним виходом третього обчислювального блока (і=n-1), другий інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (і=n-2; і=1), з першим інформаційним входом i,j обчислювального модуля (і=1; j=n-1), з першим інформаційним входом i,j обчислювального модуля (i=1; j=n-2), з першим інформаційним входом i,j обчислювального модуля (i=1; j=1), інформаційний вихід якого з'єднаний з першим інформаційним входом кожного 6 30670 блока ділення та є першим інформаційним виходом третього обчислювального блока, другий і третій керуючі входи якого з'єднані відповідно з першим і другим керуючими входами кожного обчислювального модуля, четвертий керуючий вхід третього обчислювального блока з'єднаний з керуючим входом кожного блока ділення, інформаційний вихід (n-1)-го блока ділення з'єднаний з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-1), з другим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-1), з другим інформаційним входом i,j обчислювального модуля (i=1; j=n-1) і є другим (2n-1)-им інформаційним виходом третього обчислювального блока, j-ий інформаційний вихід якого (j=n-2) з'єднаний з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з другим інформаційним входом i,j обчислювального модуля (і=1; j=n-2) та з інформаційним виходом j-гo блока ділення (j=n-2), інформаційний вихід першого блока ділення є другим (n+1)-им інформаційним виходом третього обчислювального блока і з'єднаний з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=1) та з другим інформаційним входом i,j обчислювального модуля (i=1; j=1), третій інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (і=n-2; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-1; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом першого регістру, інформаційний вихід др угого регістр у третього обчислювального блока з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), інформаційний вихід якого з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-2; j=1), другий інформаційний вхід першого блока ділення третього обчислювального блока з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-2; j=1), третій інформаційний вхід якого з'єднаний з інформаційним виходом третього регістру, інформаційний вихід 2(n-j)-гo регістру третього обчислювального блока (j=n-2) з'єднаний з третім інформаційним входом i,j обчислювального модуля (і=n-1; j=1), другий інформаційний вхід j-го блока ділення третього обчислювального блока (j=n-2) з'єднаний з інформаційним виходом i,j обчислювального модуля (i=1; j=n-1), третій інформаційний вхід якого з'єднаний з інформаційним виходом (2(n-1)+1)-го регістру (і=n-2), інформаційний вихід (2n-1)-го регістру третього обчислювального блока з'єднаний з другим інформаційним входом (n-1)-го блока ділення, причому блок пам'я ті містить в собі n(n+1)/2 регістрів, лічильник, декодер, формувач, n-1 елементів АБО, n(n+1)/2 селекторів, тригер, перший керуючий вхід якого з'єднаний з входом скидання кожного регістру, з першим керуючим входом лічильника та є входом скидання блока пам'яті, перший керуючий вхід якого з'єднаний з другим керуючим входом лічильника, інформаційний вихід якого з'єднаний з інформаційним входом декодера, керуючий (n-1)-ий вихід якого з'єднаний з керуючим входом формувача та з першим керуючим входом (n-1)-го елементу АБО, ке руючий вхід якого з'єднаний з керуючим входом i,j регістру (i=n-1, j-1), інформаційний вихід якого є першим інформаційним виходом блока пам'яті, перший інформаційний вхід якого з'єднаний з з першим інформаційним входом кожного селектору, інформаційний вихід яких з'єднаний відповідно з інформаційним входом i,j регістрів (і=1; j=1,n-1), інформаційний вихід регістрів i,j (і=1,n-2; j=1) з'єднаний відповідно з другим інформаційним входом i,j селекторів (i=1,n-1; j=1), керуючий вхід яких з'єднаний з керуючим входом i,j селекторів (i=1; j=1,n-1), з керуючим входом i,j селектору (i=n-2, j=n-(n-2)) та з керуючим виходом тригера, другий керуючий вхід якого з'єднаний з керуючим входом формувача, j-ий інформаційний вхід блока пам'яті (j=n-2) з'єднаний з першим інформаційним входом i,j селекторів (і=1,n-2; j=n-2,n-(n-2)), інформаційний вихід яких з'єднаний відповідно з інформаційним входом i,j регістрів (i=1,n-2; j=n-2,n-(n-2)), інформаційний вихід i,j регістру (i=1; j=n-2) з'єднаний з другим інформаційним входом i,j селектору (i=1; j=n-(n-2)), інформаційний вихід i,j регістру (i=n-2; j=n-(n-2)) є іим інформаційним виходом блока пам'яті (і=n-2), (n-1)-ий інформаційний вхід якого з'єднаний з першим інформаційним входом i,j селектору (i=1; j=n-1), інформаційний вихід якого з'єднаний з інформаційним входом i,j регістру (i=1; j=n-1), інформаційний вихід якого є (n-1)-им інформаційним виходом блока пам'яті, другий керуючий вхід якого з'єднаний з другим керуючим входом кожного елементу АБО, перші керуючі входи першого та і-го елементів АБО (і=n-2) з'єднані відповідно з першим та і-им керуючими виходами декодера (і=n-2), керуючий вихід першого елементу АБО з'єднаний з керуючим входом кожного i,j регістру (i=1; j=1,n-1), керуючий вихід першого елементу АБО (і=n-2) з'єднаний з керуючим входом i,j регістрів (i=n-2; j=1,n-(n-2)), другий інформаційний вхід i,j селекторів (i=1; j=1, n-1) є відповідно (n-1)-ми інформаційними входами запуску цих селекторів. На фіг. 1 - стр уктурна схема пристрою для вирішення СЛАР. На фіг. 2 - перший обчислювальний блок. На фіг. 3 - k обчислювальний модуль першого обчислювального блока. На фіг. 4 - другий обчислювальний блок. На фіг. 5 - третій обчислювальний блок. На фіг. 6 - k обчислювальний блок другого та третього обчислювальних блоків. На фіг. 7 - блок пам'яті. На фіг. 8 - блок синхронізації. Пристрій розв'язання СЛАР містить m перших 1 і други х 2 обчислювальних блоків, блок 4 пам'яті, блок 5 синхронізації, причому інформаційні виходи m перших 1 обчислювальних блоків з'єднані з інформаційним вводом/виводом пристрою, з інформаційними входами m других 2 обчислювальних блоків та інформаційним входом третього обчислювального блока 3, n інформаційних ви ходів якого з'єднані відповідно з mxn інформаційними входами m других 2 обчислювальних блоків, mxn інформаційних виходів яких з'єднані відповідно з mxn інформаційними входами m перших 1 обчислювальних блоків, mx(n-1) інформаційних входів яких з'єднані відповідно з n-1 інформаційними виходами блока 4 пам'яті, вхід скидання якого з'єднаний з входами скидання m перших 1 обчислю 7 30670 вальних блоків, з входом скидання блока 5 синхронізації та є входом запуску пристрою, вихід запит якого з'єднаний з першим керуючим виходом блока 5 синхронізації, другий керуючий вихід якого з'єднаний з першими керуючими входами m других 2 і третього 3 обчислювальних блоків, другий керуючий вхід третього обчислювального блока 3 з'єднаний з першим керуючим входом блока 4 пам'яті, з другими керуючими входами m других 2 обчислювальних блоків, з третім керуючим виходом блока 5 синхронізації, четвертий і п'ятий керуючі виходи якого з'єднані відповідно з третіми і четвертими керуючими входами m других 2 і третього 3 обчислювальних блоків, шостий керуючий вихід блока 5 синхронізації з'єднаний з п'ятими керуючими входами m других 2 обчислювальних блоків, сьомий керуючий вихід блока 5 синхронізації з'єднаний з першими керуючими входами m перших 1 обчислювальних блоків, другі керуючі входи яких з'єднані з восьмим керуючим виходом блока 5 синхронізації та другим керуючим входом блока 4 пам'яті, n-1 інформаційних входів якого з'єднані відповідно з n-1 інформаційними виходами третього обчислювального блока 3, вхід запуску регістрів якого з'єднаний з виходом запуску регістрів блока 5 синхронізації, причому вихід готовності блока 5 синхронізації є виходом пристрою, вхід вводу кількості стовпців якого є входом. Кожен з m перших обчислювальних блоків 1 містить в собі k обчислювальних модулів 6, де k=1, n-1, регістр 7, елемент АБО 8, інформаційний вихід якого з'єднаний з першим інформаційним входом кожного k обчислювального модуля 6, де k=1, n-1, інформаційним входом регістру 7 та інформаційним входом першого обчислювального блока 1, вхід скидання якого з'єднаний з входом скидання кожного k обчислювального модуля 6, де k=1, n-1, і входом скидання регістру 7, інформаційний вихід якого з'єднаний з другим інформаційним входом k обчислювального модуля, де k=1, інформаційний вихід якого з'єднаний з другим інформаційним входом k обчислювального модуля 6, де k=i, інформаційний вихід якого з'єднаний з другим інформаційним входом k обчислювального модуля 6, де k=n-1, інформаційний вихід якого з'єднаний з першим інформаційним входом елементу АБО 8, другий інформаційний вхід якого є першим k інформаційним входом першого обчислювального блока 1, де k=n, другий керуючий вхід якого з'єднаний з керуючим входом регістру 7 та з другим керуючим входом кожного k обчислювального модуля 6, де k=1, n-1, треті інформаційні входи яких з'єднані відповідно з першими k інформаційними входами першого обчислювального блока 1, де k=1, n-1, другі k інформаційних входів якого, де k=2n-1, n+1, з'єднані відповідно з четвертими інформаційними входами k обчислювальних модулів 6, де k=1, n-1, перший керуючий вхід кожного k обчислювального модуля 6, де k=1, n-1, з'єднаний з першим керуючим входом першого обчислювального блока 1. К обчислювальні модулі 6 кожного з m перших обчислювальних блоків 1, де k=1, n-1, однакові та містять у собі елемент АБО 8, пристрій множення 9, віднімач 10, інформаційний вихід якого з'єднаний з інформаційним виходом k обчислювального модуля 6, перший інформаційний вхід якого з'єднаний з першим інформаційним входом пристрою множен ня 9, інформаційний вихід якого з'єднаний з першим інформаційним входом пристрою віднімання 10, другий інформаційний вхід якого з'єднаний з інформаційним виходом елементу АБО 8, перший та другий інформаційні входи якого є відповідно другим та третім інформаційними входами k обчислювального модуля 6, четвертий інформаційний вхід якого з'єднаний з другим інформаційним входом пристрою множення 9, перший керуючий вхід якого є першим керуючим входом обчислювального модуля, другий керуючий вхід якого з'єднаний з першим керуючим входом пристрою віднімання 10, другий керуючий вхід якого з'єднаний з входом скидання k обчислювального модуля 6 та з другим керуючим входом пристрою множення 9. Другий обчислювальний блок 2 містить у собі регістр 7, елемент АБО 8, k обчислювальних модулів 11, де k=n-1,1 блок 12 ділення, інформаційний вихід якого з'єднано з другим інформаційним входом кожного k обчислювального модуля 11, де k=n-1,1, та з першим інформаційним входом елементу АБО 8, інформаційний вихід якого з'єднано з інформаційним входом регістру 7, інформаційний вихід якого з'єднаний з k інформаційним виходом другого обчислювального блока 2, де k=n, та третім інформаційним входом k обчислювального модуля 11, де k=n-1, інформаційний вхід якого з'єднано з k інформаційним виходом другого обчислювального блока 2, де k=n-1, та з третім інформаціним входом k обчислювального модуля 11, де k=i, інформаційний вихід якого з'єднано з k інформаційним виходом другого обчислювального блока 2, де k=i, та з третім інформаційним входом k обчислювального модуля 11, де k=1 інформаційний вихід якого з'єднано з k інформаційним виходом другого обчислювального блока 2, де k=1, і з другим інформаційним входом блока 12 ділення, вхід скидання якого з'єднано з входом скидання кожного k обчислювального модуля 11, де k=n-1,1, з входом скидання регістру 7 та з першим керуючим входом другого обчислювального блока 2, п'я тий керуючи вхід якого з'єднаний з керуючим входом регістру 7, перший інформаційний вхід другого обчислювального блока 2 з'єднаний з другим інформаційним входом елементу АБО 8, другий та третій керуючі входи др угого обчислювального блока 2 з'єднані відповідно з першим та другим керуючими входами кожного k обчислювального модуля 11, де k=n-1,1, другий інформаційний вхід кожного k обчислювального модуля 11, де k=n-1,1, з'єднано відповідно з другим k інформаційним входом другого обчислювального блока 2, де k=n+1,3, четвертий керуючий вхід якого з'єднано з керуючим входом блока 12 ділення, перший інформаційний вхід якого з'єднано з другим k інформаційним входом другого обчислювального блока 2, де k=2. Третій обчислювальний блок 3 містить k регістрів 7, де k=2(n-1),2n-1, k*k обчислювальних модулів 11, де k*k=n-1.1,n-1, k блоків 12 ділення, де k=1,n-1, вхід скидання яких з'єднаний з входом скидання кожного k регістру 7, де k=2(n-1),2n-1, з входом скидання кожного k*k обчислювального модуля 11, де k*k=n-1.1,1.n-1 та є першим керуючим входом третього обчислювального блока 3, вхід запуску регістру якого з'єднаний з керуючим входом кожного k регістру 7, де k=2(n-1),2n-1, ін 8 30670 формаційний вхід кожного k регістру 7, де k=2(n-1), 2n-1, є інформаційним вводом/виводом третього обчислювального блока 3, перший k інформаційний вихід якого, де k=n, з'єднаний з інформаційним виходом k регістру 7, де k=2(n-1), з першим інформаційним входом k*k обчислювального модуля 11, де k*k=n1.n-1, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=n-1,j, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=n-1.1, інформаційний вихід якого з'єднаний з першим інформаційним входом k*k обчислювального модуля 11, де k*k=i.1, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=i,j, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=i.n-1, та є першим k інформаційним виходом третього обчислювального блока 3, де k=i, перший k інформаційний вихід якого, де k, з'єднаний з інформаційним виходом k*k обчислювального модуля 11, де k*k=i.1, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=1.n-1, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=i,j, з першим інформаційним входом k*k обчислювального модуля 11, де k*k=1.1, інформаційний вихід якого з'єднаний з першим інформаційним входом кожного k блока 12 ділення, де k=1,n-1, та є першим k інформаційним виходом третього обчислювального блока 3, де k=1, другий і третій керуючі входи якого з'єднані відповідно з першим і другим керуючими входами кожного k*k обчислювального модуля 11, де k*k=n-1.1,1.n-1, четвертий керуючий вхід третього обчислювального блока 3 з'єднаний з керуючим входом кожного k блока 12 ділення, де k=1,n-1, інформаційний вихід k блока 12 ділення, де k=n-1, з'єднаний з другим інформаційним входом k*k обчислювального модуля 11, де k*k=n-1.n-1, з другим інформаційним входом k*k обчислювального модуля 11, де k*k=i.n-1, з другим інформаційним входом k*k обчислювального модуля 11, де k*k=1.n-1, і є k другим інформаційним виходом третього обчислювального блока 3, де k=2n-1, k другий інформаційний вихід якого, де k=j, з'єднаний з другим інформаційним входом k*k обчислювального модуля 11, де k*k=n-1.j, з другим інформаційним входом k*k обчислювального модуля 11, де k*k=i.j, з другим інформаційним входом k*k обчислювального модуля 11, де k*k=i.j, та з інформаційним виходом k блока 12 ділення, де k=j, інформаційний вихід k блока 12 ділення, де k=1, є другим k інформаційним виходом третього обчислювального блока 3, де k=n+1, і з'єднаний з другим інформаційним входом k*k обчислювального модуля 11, де k*k=n-1.1, з другим інформаційним входом k*k обчислювального модуля 11, де k*k=i.1, та з другим інформаційним входом k*k обчислювального модуля 11, де k*k=1.1, третій інформаційний вхід якого з'єднаний з інформаційним виходом k*k обчислювального модуля 11, де k*k=i.j, третій інформаційний вхід якого з'єднаний з інформаційним виходом k*k обчислювального модуля 11 де k*k=n-1.n-1, третій інформаційний вхід якого з'єднаний з інформаційним виходом k регістру 7, де k=1, інформаційний вихід k регістру 7 третього обчислювального блока 3, де k=2, з'єднаний з третім інформаційним входом k*k обчислювального модуля 11, де k*k=n1.j, інформаційний вихід якого з'єднаний з третім інформаційним входом k*k обчислювального модуля 11, де k*k=i.1, другий інформаційний вхід k блока 12 ділення третього обчислювального блока 3, де k=1, з'єднаний з інформаційним виходом k*k обчислювального модуля 11, де k*k=i.j, третій інформаційний вхід якого з'єднаний з інформаційним виходом k*k обчислювального модуля 11, де k*k=i.n-1.1, третій інформаційний вхід якого з'єднаний з інформаційним виходом k регістру 7, де k=3, інформаційний вихід k регістру 7 третього обчислювального блока 3, де k=2(n-j), з'єднаний з третім інформаційним входом k*k обчислювального модуля 11, де k*k=n-1.n, другий інформаційний вхід k блока 12 ділення третього обчислювального блока 3, де k=j, з'єднаний з інформаційним виходом k*k обчислювального модуля 11, де k*k=1.n-1, третій інформаційний вхід якого з'єднаний з інформаційним виходом k регістру 7, де k=2(n-1)+1, інформаційний вихід k регістру 7 третього обчислювального блока 3, де k=2n-1, з'єднаний з другим інформаційним входом k блока 12 ділення, де k=n-1. K обчислювальні модулі 11 m других обчислювальних блоків 2, де k=n-1.1, та k*k обчислювальні модулі третього обчислювального блока 3, де k*k=n1.1, 1.n-1, однакові та містять у собі пристрій множення 9, пристрій віднімання 10, елемент АБО 13, інформаційний вихід якого з'єднаний з другим входом пристрою віднімання 10, інформаційний вихід якого є інформаційним виходом k обчислювального модуля 11, перший та другий інформаційні входи якого з'єднані відповідно з другим та першим інформаційними входами пристрою множення 9, інформаційний вихід якого з'єднаний з першим інформаційним входом пристрою віднімання 10, перший керуючий вхід якого є другим керуючим входом k обчислювального модуля 11, перший керуючий вхід якого з'єднано з першим керуючим входом пристрою множення 9, другий керуючий вхід якого з'єднаний з другим керуючим входом пристрою віднімання 10 та є входом скидання k обчислювального модуля 11, третій інформаційний вхід якого є інформаційним входом елементу АБО 13. Блок 4 пам'яті містить в собі k*k регістрів 7, де k*k=1.1,i.n-j, лічильник 14, декодер 15, формувач 16, k елементів АБО 17, де k=1,n-1, k*k селекторів 18, де k*k=1.1,i.n-j, тригер 19, перший керуючий вхід якого з'єднаний з входом скидання кожного k*k регістру 7, де k*k=1.1,i.n-j, з першим керуючим входом лічильника 14 та є входом скидання блока 4 пам'яті, перший керуючий вхід якого з'єднаний з другим керуючим входом лічильника 14, інформаційний вихід якого з'єднаний з інформаційним входом декодеру 15, керуючий k вихід якого, де k=n-1, з'єднаний з керуючим входом формувача 16 та з першим керуючим входом k елементу АБО 17, де k=n-1, керуючий вхід якого з'єднаний з керуючим входом k*k регістру 7, де k*k=n-1.1, інформаційний вихід якого є k інформаційним виходом блока 4 пам'яті, де k=1, k інформаційний вхід якого, де k=1, з'єднаний з з першим інформаційним входом кожного k*k селектору 18, де k*k=1.1, n-1.1, інформаційний вихід яких з'єднаний відповідно з інформаційним входом k*k регістрів 7, де k*k=1.1,n-1.1, інформаційний вихід k*k регістрів 7, де k*k=1.1,i.1, з'єднаний відповідно з другим інформаційним входом k*k селекторів 18, де k*k=i.1,n1.1, керуючий вхід яких з'єднаний з керуючим вхо 9 30670 дом кожного з k*k селекторів 18, де k*k=i.j,i.n-j, з керуючим входом k*k селектору 18, де k*k=1.n-1, з керуючим входом k*k селектору 18, де k*k=1.1, та з керуючим виходом тригера 19, другий керуючий вхід якого з'єднаний з керуючим входом формувача 16, k інформаційний вхід блока 4 пам'яті, де k=j, з'єднаний з першим інформаційним входом кожного з k*k селекторів 18, де k*k=1.j,i.n-j, інформаційний вихід яких з'єднаний відповідно з інформаційним входом k*k регістрів 7, де k*k=1.j,i.n-j, інформаційний вихід k*k регістру 7, де k*k=i.j, з'єднаний з другим інформаційним входом k*k селектору 18, де k*k=i.n-j, інформаційний вихід k*k регістру 7, де k*k=i.n-j, є k інформаційним виходом блока 4 пам'яті, де k=j, k інформаційний вхід якого, де k=n-1, з'єднаний з першим інформаційним входом k*k селектору 18, де k*k=1.n-1, інформаційний вихід якого з'єднаний з інформаційним входом k*k регістру 7, де k*k=1.n-1, інформаційний вихід якого є k інформаційним виходом блока 4 пам'яті, де k=n-1, другий керуючий вхід якого з'єднаний з другим керуючим входом кожного k елементу АБО 17, де k=1,n-1, перший керуючий вхід k елементів АБО 17, де k=1.i, з'єднаний відповідно з k керуючим входом декодеру 15, де k=1.i, керуючий вихід k елементу АБО 17 блока 4 пам'яті, де k=i, з'єднаний з керуючим входом кожного k*k регістру 7, де k*k=1.1,1.n-1, керуючий вихід k елементу АБО 17, де k=i, з'єднаний з керуючим входом кожного з k*k регістрів 7, де k*k=i.1,i.n-1, другий інформаційний вхід кожного з k*k селекторів 18, де k*k=1.1,1.n-1, є відповідно k інформаційним входом запуску селектору 18, де k=1,n-1. Блок 5 синхронізації містить в собі регістр 7, k лічильників 14, де k=6, k декодерів 15, де k=3, k формувачів 16, де k=8, k елементів АБО 17, де k=12, тригер 19, k демультиплексорів 21, де k=3, k компараторів 22, де k=2, k елементів І 23, де k=3, причому перший керуючий вхід першого елементу І 23 з'єднаний з виходом тригера 19 та є першим керуючим входом m других елементів І 23, керуючі виходи яких з'єднані відповідно з першими керуючими входами m сьомих елементів АБО 17, другі керуючі входи яких з'єднані з другим керуючим входом п'ятого елементу АБО 17 та керуючим виходом шостого формувача 16, керуючий вхід якого з'єднаний з керуючим виходом четвертого формувача 16 і другим керуючим входом шостого елементу АБО 17, перший керуючий вхід якого з'єднаний з керуючим виходом сьомого формувача 16, з першим керуючим входом восьмого елементу АБО 17, першим керуючим входом першого елементу АБО 17 та з др угим керуючим входом четвертого лічильника 14, перший керуючий вхід якого з'єднаний з другим керуючим входом першого елементу АБО 17, з першими керуючими входами четвертого та дев'ятого елементів АБО 17, з другими керуючими входами третього, восьмого та десятого елементів АБО 17, з керуючим входом регістру 7, з першими керуючими входами першого і другого лічильників 14 та є входом запуску блока 5 синхронізації, вхід запуску регістрів якого з'єднаний з m виходами першого демультиплексора 21 (m=2n-1), інформаційний вхід якого з'єднаний з другим інформаційним входом першого компаратора 22 та інформаційним виходом третього лічильника 14, перший керуючий вхід якого з'єдна ний з керуючим виходом першого елементу АБО 17, перший керуючий ви хід блока 5 синхронізації з'єднаний з керуючим виходом тригера 19 та першими керуючими входами m третіх елементів І 23, керуючі виходи яких з'єднані з першими керуючими входами m други х елементів АБО 17, другі керуючі входи яких з'єднані з керуючим виходом третього формувача 16 і керуючим входом п'ятого формувача 16, керуючий вихід якого з'єднаний з першим керуючим входом одинадцятого елементу АБО 17 та другим керуючим входом четвертого елементу АБО 17, керуючий вихід якого є другим керуючим виходом блока 5 синхронізації, третій керуючий вихід якого з'єднаний з керуючим входом четвертого формувача 16 та керуючим виходом першого формувача 16, керуючий вхід якого з'єднаний з третім керуючим виходом третього демультиплексора 21 та з другим керуючим входом другого лічильника 14, інформаційний вихід якого з'єднаний з інформаційним входом другого декодера 15, m вихід якого (m=n-2) з'єднаний з керуючим входом дев'ятого формувача 16, керуючий вихід якого з'єднаний з першим керуючим входом дванадцятого елементу АБО 17, другий керуючий вхід якого з'єднаний з першим керуючим входом третього елементу АБО 17 і з керуючим виходом першого елементу І 23, другий керуючий вхід якого з'єднаний з керуючим виходом десятого формувача 16 та з другим керуючим входом дев'ятого елементу АБО 17, керуючий вихід якого з'єднаний з першим керуючим входом тригера 19, другий керуючий вхід якого з'єднаний з керуючим виходом другого формувача 16 та з третім керуючим входом дванадцятого елементу АБО 17, четвертий керуючий вхід якого з'єднаний з першим керуючим входом п'ятого елементу АБО 17 та керуючим виходом восьмого формувача 16, керуючий вхід якого з'єднаний з m керуючим виходом (m=n-1) третього декодера 15, інформаційний вхід якого з'єднаний з інформаційним виходом четвертого лічильника 14 та з першим інформаційним входом першого компаратора 22, керуючий вхід якого є входом установки компаратора, четвертий керуючий вихід блока 5 синхронізації з'єднаний з керуючим виходом шостого елементу АБО 17, п'ятий керуючий вихід блока 5 синхронізації з'єднаний з керуючим виходом п'ятого елементу АБО 17 та з другим керуючим входом одинадцятого елементу АБО 17, третій керуючий вхід якого з'єднаний з входом синхронізації блока 5 синхронізації, шостий керуючий вихід якого з'єднаний з m виходами сьомого елементу АБО 17, сьомий керуючий вихід блока 5 синхронізації з'єднаний з другим керуючим входом першого лічильника 14, керуючим входом третього формувача 16, четвертим керуючим виходом третього демультиплексора 21, керуючий вхід якого з'єднаний з керуючим виходом одинадцятого елемента АБО 17, перший керуючий вихід третього демультиплексора 21 з'єднаний з керуючим входом одинадцятого формувача 16 та з керуючим входом другого демультиплексора 21, керуючі виходи якого з'єднані з другими керуючими входами m други х та m третіх елементів І 23, другий керуючий вихід третього демультиплексора 21 з'єднаний з керуючим входом першого демультиплексора 21 та з керуючим входом дванадцятого формувача 16, керуючий вихід якого з'єднаний з другим ке 10 30670 руючим входом третього лічильника 14 і з першим керуючим входом десятого елементу АБО 17, третій керуючий вхід якого з'єднаний з керуючим виходом одинадцятого формувача 16 і другим керуючим входом п'ятого лічильника 14, перший керуючий вхід якого з'єднаний з керуючим виходом третього елементу АБО 17, керуючі виходи восьмого і дванадцятого елементів АБО 17 з'єднані відповідно з першим і другим керуючими входами шостого лічильника 14, інформаційний вихід якого з'єднаний з інформаційним входом третього демультиплексора 21, інформаційний вхід другого демцультиплексора 21 з'єднаний з інформаційним виходом п'ятого лічильника 14 та з першим інформаційним входом другого компаратора 22, керуючий вихід якого з'єднаний з керуючим входом десятого формувача 16, керуючий ви хід першого компаратора 22 з'єднаний з керуючим входом сьомого формувача 16, перший інформаційний вхід другого компаратора 22 з'єднаний з інформаційним виходом регістру 7, інформаційний вхід якого з'єднаний з входом вводу кількості стовпців блока 5 синхронізації, вхід готовності якого з'єднаний з керуючим виходом десятого елементу АБО 17, восьмий керуючий вхід блока 5 синхронізації з'єднаний з керуючими виходами m других елементів АБО 17, інформаційний вихід першого лічильника 14 блока 5 синхронізації з'єднаний з інформаційним входом першого декодера 15, m керуючий вихід (m=n-2) якого з'єднаний з керуючим входом другого формувача 16. Пристрій множення 9 та пристрій віднімання 10, обчислювальні модулі 6, 11 та блок ділення можуть бути виконані за будь-якими відомими схемами. Усі інші елементи вибираються з комплектів ІМС поширених серій. Пристрій функціонує за алгоритмом Краута розв'язання систем лінійних алгебраїчних рівнянь порядку n виду Ах=b, де А={ai,j}, x=(x1), b=(b1), (i,j=1,n). Сутність методу полягає у послідовному виконанні етапів: - LU-декомпозиції матриці А до виду A=L*U, де L і U - відповідно нижня та верхня трикутні матриці виду ((L={1i,j=0 | j>i}, U={ui,j=0 | j