Триканальний мажоритарний елемент

Триканальний мажоритарний елемент, що містить у кожному каналі операційний підсилювач, вхід якого з'єднаний зі спільною точкою двох послідовно включених резисторів, один із яких підключений до вхідної шини, а інший - до елемента навантаження, два мажоритарних блоки позитивної і негативної полярності, кожен з яких містить шість ключових елементів, виконаних на транзис C2 2 91877 1 3 ший - з виходом операційного підсилювача, причому вихід першого операційного підсилювача підключений до входів третього і шостого ключових елементів, вихід другого операційного підсилювача - до входів першого і четвертого ключових елементів, вихід третього операційного підсилювача до входів другого і п'ятого ключових елементів, колектори транзисторів другого, четвертого і шостого ключових елементів через резистори підключені до джерела живлення, емітери транзисторів першого, третього і п'ятого ключових елементів підключені до спільної шини через два послідовно з'єднаних резистори, спільна точка яких з'єднана з резисторами, підключеними до входів операційних підсилювачів, крім того триканальний мажоритарний елемент містить блок позитивної полярності, виконаний на транзисторах р-n-р типу, аналогічний негативному мажоритарному блоку (Авторське посвідчення СРСР № 843244 кл. Н03К 19/23, 1981). Цей пристрій у порівнянні з попереднім дозволяє в незначній мірі збільшити діапазон лінійності і точності, але даний пристрій має обмежений діапазон вихідного параметра, обумовлений значенням вихідної напруги операційного підсилювача й опором резисторів у ключових елементах, що значно скорочує зону застосування даного пристрою. При цьому транзистори в мажоритарних блоках зазначеного пристрою працюють у реверсивному включенні з коефіцієнтом підсилення менше одиниці, що і приводить до обмеження діапазону роботи і зменшенню надійності пристрою в цілому, тому що при будь-якому відмовленні вихідний параметр змінюється на третину. Ціль винаходу - розширення функціональних можливостей мажоритарного елемента і підвищення його надійності. Поставлена мета досягається тим, що в триканальному мажоритарному елементі, який містить у кожному каналі операційний підсилювач, вхід якого з'єднаний зі спільною точкою двох послідовно включених резисторів, один із яких підключений до вхідної шини, а інший - до елемента навантаження, два мажоритарних блоки позитивної і негативної полярності, кожен з яких містить шість ключових елементів, виконаних на транзисторах р-n-p типу в мажоритарному блоці позитивної полярності і n-p-n типу в мажоритарному блоці негативної полярності, з'єднаних послідовнопопарно, причому в кожному ключовому елементі база транзистора підключена до спільною точки резистивного дільника, що складається з двох резисторів, один із яких з'єднаний з емітером, а інший - зі входом ключового елемента, при цьому виходи першого, другого, третього операційних підсилювачів підключені відповідно до входів третього, першого, п'ятого ключових елементів мажоритарних блоків негативної і позитивної полярності, причому другий, четвертий і шостий ключові елементи обох мажоритарних блоків підключені через резистори до джерела живлення, а перший, третій і п'ятий ключові елементи обох мажоритарних блоків підключені до спільної шини через послідовно з'єднані навантаження і резистор, спільна точка яких підключена до входів операційних під 91877 4 силювачів, емітери транзисторів другого, четвертого і шостого ключових елементів обох блоків з'єднані з резисторами, підключеними до шин живлення, їхні колектори з'єднані з емітерами першого, третього і п'ятого ключових елементів, а входи підключені відповідно до баз п'ятого, першого і третього ключових елементів відповідно, колектори яких підключені до навантаження. На кресленні представлена функціональна схема пристрою. Триканальний мажоритарний елемент, містить у кожному каналі операційні підсилювачі 1-3, мажоритарний блок позитивної полярності 4, до складу якого входять шість ключових елементів відповідно 5-10 і мажоритарний блок негативної полярності 11, до складу якого також входять шість ключових елементів відповідно 12-17, входи другого (6, 13), четвертого (8, 15), шостого (10, 17) ключових елементів обох блоків підключені відповідно до баз п'ятого (9, 16), першого (5, 12), третього (7, 14) ключових елементів, вхідні резистори 18-20, з'єднані зі входами операційних підсилювачів 1-3, виходи яких підключені поканально до входів 7 і 14, 5 і 12, 9 і 16 ключових елементів відповідно. Усі ключові елементи 5-10 і 12-17 з'єднані послідовно-попарно, а точка з'єднання ключових елементів 5, 7, 9, 12, 14 і 16 через навантаження 21 підключена до масштабного резистора 22 і через резистори 23-25 зворотнього зв'язку до входів операційних підсилювачів 1-3 відповідних каналів. Ключові елементи 6, 8, 10, 13, 15, 17 з'єднані через резистори 26-31 з відповідними шинами джерела живлення. Пристрій працює в такий спосіб. Після включення джерел живлення на виході пристрою встановлюється середній із трьох вихідних струмів, що задаються. Припустимо, що на входи операційних підсилювачів 1 і 2 заданий нульовий вхідний сигнал Uвx1=Uвx2=0, а на вхід третього операційного підсилювача 3 - максимальний позитивний сигнал. У цьому випадку негативні зворотні зв'язки в схемі установлюють вихідні напруги операційних підсилювачів 1-3 таким чином, що сумарний струм через навантаження 21 дорівнює нулю. При цьому у відпрацьовуванні нульового вхідного сигналу беруть участь як ключові елементи 5-10 мажоритарного блоку 4 позитивні полярності, так і ключові елементи 12-17 мажоритарного блоку 11 негативної полярності, які взаємно компенсують дії струмів витоку транзисторів, що входять до складу схеми, доводячи їх за допомогою масштабного резистора 22 і резисторів 23-25 зворотнього зв'язку практично до нуля. Аналогічним образом схема працює при всіх інших комбінаціях нульових вхідних сигналів. У випадку різних величин вхідних сигналів, наприклад Uвx1>Uвx2>Uвx3, ключові елементи позитивного мажоритарного блоку 4, керовані операційним підсилювачем 1 і ключові елементи негативного блоку 11, керовані операційним підсилювачем З, відкриваються, а ключові елементи негативного блоку 11, керовані операційним підсилювачем 1 і ключові елементи позитивного мажоритарного блоку 4, керовані операційним підсилю 5 91877 вачем 3, закриваються, і через навантаження 21 протікає струм, обумовлений вхідною напругою операційного підсилювача 2. При цьому транзистори ключових елементів 5-10 і 12-17 працюють у режимі зі спільним емітером і мають максимальний коефіцієнт передачі по струму і напрузі, що забезпечує найбільший діапазон вихідного параметра, обмежений практично значенням напруги джерел живлення (+Е, -Е) і резисторами 21, 22, 2631. Для запобігання тригерного ефекту ключові елементи 5-10 і 12-17 включені послідовнопопарно (5-6, 7-8, 9-10, 12-13, 15-14, 17-16), причому ключові елементи кожного каналу відповідної полярності включені послідовно (8-9 і 15-16, 6-7 і 13-14, 5-10 і 12-17), входи ключових елементів 6, 8, 10, 13, 15, 17 з'єднуються базами транзисторів 9, 5, 7, 16, 12, 14 ключових елементів відповідно. Цим досягається умова, при якій транзистори 5, 7, 9, 12, 14, 16 ключових елементів відкриваються раніш, а закриваються пізніше транзисторів 6, 8, Комп’ютерна верстка І. Скворцова 6 10, 13, 15, 17 ключових елементів, що забезпечує наявність потенціалів на їхніх колекторах більших, ніж на навантаженні. Це забезпечує лінійний режим роботи транзисторів ключових елементів обох мажоритарних блоків. Вибір відповідного коефіцієнта передачі пристрою забезпечується масштабним резистором 22, і співвідношеннями резисторів 23-25 зворотного зв'язку до вхідних резисторів 18-20. Таким чином, у порівнянні з відомим пристроєм, зміна зв'язків між ключовими елементами мажоритарних блоків позитивної і негативної полярності, режиму роботи транзисторів ключових елементів, включення навантаження в колекторний ланцюг, забезпечує найбільший діапазон вихідного параметра при збереженні високої точності, лінійності і чутливості, а також підвищує надійність пристрою шляхом компенсації будь-якої несправності в будь-якому каналі при збереженні всіх точнісних і динамічних характеристик. Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601