Програмований логічний контролер

Програмований логічний контролер, що містить блоки пам'яті станів, команд та переходів, лічильник адреси, схему порівняння, блок індикації та блок логічного керування, причому перший вхід лічильника адреси (вхід установлення) є першим входом пристрою, другий (інформаційний) вхід якого з'єднаний з першим входом схеми порівняння та входом блока пам'яті переходів, перший вихід якого підключений до першого входу блока C2 2 (19) 1 3 71200 4 та блок логічного керування, причому перший вхід Введення вказаних ознак дозволяє контролюлічильника адреси (вхід установлення) є першим вати появу на виході програмованого логічного входом пристрою, другий (інформаційний) вхід контролера заборонених комбінацій вихідних сигякого з'єднано з першим входом схеми порівняння налів і у випадку наявності таких блокувати їх пота входом блоку пам'яті переходів, перший вихід дання на виконавчі механізми керованого об'єкта якого підключений до першого входу блоку логічта переводити контролер в режим обробки аварійного керування, перший та другий виходи якого ного переривання. з'єднані з другим та третім входом лічильника адНа фіг. наведена блок-схема запропонованого реси, четвертий (інформаційний) вхід якого підкпристрою. лючено до другого (інформаційного) виходу блоку Пристрій містить блок індикації 1, схему порівпам'яті переходів, а вихід лічильника адреси з'єдняння 2, блок логічного керування 3, блоки пам'яті нано з адресними входами блоків пам'яті станів та станів 4, переходів 6 та команд 7, лічильник адрекоманд, а також з першим входом блоку індикації, си 5, блок пам'яті заборонених станів 8 та вихідний другий вхід якого підключений до першого виходу регістр 9, причому перший вхід лічильника адреси схеми порівняння, другий вхід якої з'єднано з ви5 (вхід установлення) є першим входом пристрою, ходом блоку пам'яті станів, а другий вихід підклюдругий (інформаційний) вхід якого з'єднано з перчено до другого входу блоку логічного керування, шим входом схеми порівняння 2 та входом блоку третій вхід якого з'єднано з першим виходом блоку пам'яті переходів 6, перший вихід якого підключепам'яті команд, в якому повністю усунено перший ний до першого входу блоку логічного керування 3, недолік аналога: вдосконалено структуру програперший та другий виходи якого з'єднані з другим мованого логічного контролера шляхом застосута третім входом лічильника адреси 5, четвертий вання паралельного (одночасного) аналізу всіх (інформаційний) вхід якого підключено до другого можливих комбінацій умов переходів і забезпече(інформаційного) виходу блоку пам'яті переходів 6. но підвищення швидкодії пристрою. Вихід лічильника адреси 5 з'єднано з адресними Причини, які перешкоджають досягненню провходами блоків пам'яті станів 4 та команд 7, а татотипом очікуваного технічного результату, полякож з першим входом блоку індикації 1, другий вхід гають в наступному: у пристрої відсутній контроль якого підключений до першого виходу схеми поріможливої видачі їм заборонених комбінацій вихідвняння 2, другий вхід якої з'єднано з виходом блоних сигналів у випадку виникнення відмови у робоку пам'яті станів 4. Другий вихід схеми порівняння ті контролера. 2 підключено до другого входу блоку логічного В основу винаходу поставлено задачу вдоскокерування 3, третій вхід якого з'єднано з першим налення структури програмованого логічного контвиходом блоку пам'яті команд 7. Перший вхід виролера шляхом введення контролю видачі забохідного регістру 9 з'єднано з другим (інформаційронених комбінацій вихідних сигналів. ним) виходом блоку пам'яті команд 7 та входом Реалізація поставленої задачі досягається блоку пам'яті заборонених станів 8, перший вихід тим, що у програмований логічний контролер, що якого підключено до четвертого входу блоку логічмістить блоки пам'яті станів, команд та переходів, ного керування 3, а другий вихід з'єднано з другим лічильник адреси, схему порівняння, блок індикації входом вихідного регістру 9, вихід якого є виходом та блок логічного керування, причому перший вхід пристрою. лічильника адреси (вхід установлення) є першим Блок 4 пам'яті станів та блок 7 пам'яті команд входом пристрою, другий (інформаційний) вхід призначені для зберігання програми (яка в загальякого з'єднаний з першим входом схеми порівнянному випадку складається із k підпрограм) керуня та входом блоку пам'яті переходів, перший вивання циклом роботи об'єкта, що обслуговується. хід якого підключений до першого входу блоку Програма керування циклом у запропонованому логічного керування, перший та другий виходи контролері являє собою послідовність рядків, кожякого з'єднані з другим та третім входом лічильниний з яких складається з двох частин: 1) комбінака адреси, четвертий (інформаційний) вхід якого цій команд на вмикання та вимикання m механізпідключений до другого (інформаційного) виходу мів; 2) комбінацій станів, в які повинні прийти n блоку пам'яті переходів, а вихід лічильника адреси датчиків у результаті спрацьовування m механізз'єднаний з адресними входами блоків пам'яті стамів, при цьому до блоку 7 пам'яті команд записунів та команд, а також з першим входом блоку інється послідовність комбінацій команд на вмикандикації, другий вхід якого підключений до першого ня та вимикання механізмів, а до блоку 4 пам'яті виходу схеми порівняння, другий вхід якої з'єднастанів - послідовність комбінацій станів, до яких ний з виходом блоку пам'яті станів, а другий вихід повинні прийти датчики, які фіксують положення підключений до другого входу блоку логічного кемеханізмів в результаті виконання відповідних рування, третій вхід якого з'єднаний з першим викоманд. Причому в кожному рядку блоку 7 пам'яті ходом блоку пам'яті команд, згідно винаходу ввекоманд один розряд виділений для програмування дені блок пам'яті заборонених станів та вихідний ознаки кінця програми (підпрограми) - КП. регістр, вихід якого є виходом пристрою, а перший Адресація блоків 4 і 7 здійснюється паралельвхід з'єднаний з другим (інформаційним) виходом но за допомогою лічильника адреси 5. Блок 6 паблоку пам'яті команд та входом блоку пам'яті зам'яті переходів призначений для зберігання та боронених станів, перший вихід якого підключений відпрацьовування програми вибору початкових до четвертого входу блоку логічного керування, а адрес підпрограм, які записані у блоках 4 та 7 падругий вихід з'єднаний з другим входом вихідного м'яті станів та команд. Схема порівняння 2 призрегістру. начена для паралельного (одночасного) порівняння комбінацій фактичних станів датчиків циклу з їх 5 71200 6 очікуваними значеннями, які записані в і-му рядку +1 - сигнал, за яким лічильник адреси 5 адреблоку 4 пам'яті станів. Блок логічного керування 3 сує блоки пам'яті станів 4 та команд 7 до наступв залежності від комбінацій сигналів на його вхоного рядка. дах здійснює логічне керування роботою лічильниЯкщо істинне логічне рівняння КП=А, то на ка адреси 5. другому виході вузла логічного керування 3 з'явБлок 8 пам'яті заборонених станів призначеляється сигнал "Адреса" (А), за яким лічильник ний для зберігання заборонених комбінацій вихідадреси 5 здійснює переадресацію блоків 4 та 7 них сигналів контролера. Вихідний регістр 9 призпам'яті станів та команд на першу адресу вибраної начений для тимчасового зберігання комбінацій підпрограми. Якщо істинне логічне рівняння вихідних сигналів та блокування видачі заборонеE КП ПР1 ПР 2 1, то на першому виході вузла них комбінацій вихідних сигналів. логічного керування 3 з'являється сигнал "+1", за Запропонований пристрій може бути побудояким лічильник адреси 5 адресує блоки 4 та 7 паваний, наприклад, на програмованих логічних інтем'яті станів та команд до наступного (і+1) рядка. гральних схемах (ПЛІС), з використанням програЯкщо на будь-якому кроці підпрограми стамного пакету MAX+plus II 10.0 BASELINE. неться вихід з ладу виконавчого механізму або Програмований логічний контролер працює датчика (який не призводить до аварійної ситуанаступним чином. Установлення його в початковий ції), перехід до наступного рядка підпрограми не стан здійснюється за допомогою зовнішнього імвідбувається, тому що не спрацьовує схема порівпульсного сигналу початкового установлення ПУ, няння 2, з першого виходу якої на другий вхід блоякий обнуляє лічильник адреси 5. Процес відпраку індикації 1 видається інформація про нееквівацьовування керуючої програми складається з двох лентність стану і-го датчика (датчиків) етапів: 1) аналіз комбінацій станів датчиків умов запрограмованому (запрограмованим) на даному переходів (станів зовнішнього середовища) та рядку підпрограми. Крім того стан лічильника адформування початкової адреси підпрограми; 2) реси 5 (номер рядка підпрограми) видається до власне відпрацьовування вибраної підпрограми, першого входу блоку індикації 1. Вказана інфорпричому аналіз станів зовнішнього середовища мація може бути використана для автоматичної здійснюється паралельно та незалежно від відпдіагностики керованого об'єкта. рацьовування підпрограми. У разі виходу з ладу механізмів або датчиків В останньому рядку кожної підпрограми, а таможливе виникнення заборонених комбінацій стакож у нульовому рядку програми записується тільнів механізмів, при яких у керованому об'єкті моки ознака кінця підпрограми КП, яка використовужуть з'являтись аварійні ситуації, які потребують ється як дозвіл переходу пристрою до негайного втручання в процес керування. Для реавідпрацьовування будь-якої із записаних у блоках кції пристрою на ці аварійні ситуації один з виходів 4 та 7 підпрограм. блоку 6 пам'яті переходів виділений для фіксації Вибір початкової адреси підпрограми здійснюта видачі на третій вхід блоку логічного керування ється за допомогою блоку 6 пам'яті переходів, 3 сигналу ознаки переривання ПР1 (при цьому який у разі виникнення на його вході однієї із заістинне логічне рівняння ПР1=А), в результаті чого програмованих комбінацій встановлює лічильник лічильник адреси 5 без очікування кінця відпраадреси 5 у відповідний даній комбінації стан. До цьовування робочої підпрограми, переадресовує вузла логічного керування 3 записуються такі логіблоки 4 та 7 пам'яті станів та команд до початкової чні рівняння; адреси підпрограми переривання 1. КП+ПР1+ПР2=А, У випадку виникнення відмови у роботі контE КП ПР1 ПР 2 1, ролера та появи на другому (інформаційному) виде КП - ознака кінця підпрограми; ході блоку пам'яті команд 7 забороненої комбінації ПР1 - ознака переривання від блоку 6 пам'яті вихідних сигналів блок 8 пам'яті заборонених стапереходів; нів сигналом БВ (блокування виходів) забороняє ПР2 - ознака переривання від блоку 8 пам'яті подачу цих сигналів на вихід пристрою і видає до заборонених станів; блоку логічного керування 3 сигнал ознаки переА - початкова адреса підпрограми; ривання ПР2 (при цьому істинне логічне рівняння Е - сигнал еквівалентності з другого виходу ПР2=А), в результаті чого лічильник адреси пересхеми порівняння 2; адресовує блоки 4 та 7 пам'яті станів та команд до початкової адреси підпрограми переривання 2. 7 Комп’ютерна верстка М. Клюкін 71200 8 Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601