Програмований логічний контролер

Програмований логічний контролер, що містить блоки пам'яті станів, команд, переходів та заборонених станів, лічильник адреси, схему порівняння, блок індикації, вихідний регістр та блок логічного керування, причому перший вхід лічильника адреси (вхід установлення) є першим входом пристрою, другий (інформаційний) вхід якого з'єднаний з першим входом схеми порівняння та входом блока пам'яті переходів, перший вихід якого підключений до першого входу блока логічного керування, перший та другий виходи якого з'єднані C2 2 (19) 1 3 77886 4 долік полягає в тому, що у пристрої відсутній контролера шляхом введення додаткового блоку та роль можливої видачі їм заборонених комбінацій додаткових зв'язків, що забезпечують можливість вихідних сигналів. Другий недолік полягає в тому, виконувати у схемі порівняння на вибір логічну що у пристрої перехід до наступного кроку програоперацію "І" або логічну операцію "АБО" в залежми може відбуватися тільки при співпадінні всіх ності від вимог алгоритму керування на визначефактичних станів датчиків циклу з їх очікуваними ному кроці програми. значеннями, що записані в і-му рядку блоку пам'яті Реалізація поставленої задачі досягається станів (тобто схема порівняння може виконувати тим, що у програмований логічний контролер, що тільки логічну операцію "І"), але при керуванні техмістить блоки пам'яті станів, команд, переходів та нологічними агрегатами перехід до наступного заборонених станів, лічильник адреси, схему порікроку програми дуже часто необхідно виконувати вняння, блок індикації, вихідний регістр та блок при наявності на вході схеми порівняння сигналу логічного керування, причому перший вхід лічильхоча б від одного з датчиків, спрацювання яких ника адреси (вхід установлення) є першим входом очікується на і-му рядку програми, тобто з'являпристрою, другий (інформаційний) вхід якого з'єдється необхідність виконання логічної операції наний з першим входом схеми порівняння та вхо"АБО". дом блоку пам'яті переходів, перший вихід якого Найбільш близьким за сукупністю ознак до підключений до першого входу блоку логічного пропонованого винаходу є програмований логічкерування, перший та другий виходи якого з'єднані ний контролер [Патент України 71200 А, МПК з другим та третім входом лічильника адреси, четG05B19/18. Опубл. 15.11.2004, Бюл. № 11], що вертий (інформаційний) вхід якого підключений до містить блоки пам'яті станів, команд, переходів та другого (інформаційного) виходу блоку пам'яті заборонених станів, лічильник адреси, схему поріпереходів, а вихід лічильника адреси з'єднаний з вняння, блок індикації, вихідний регістр та блок адресними входами блоків пам'яті станів та кологічного керування, причому перший вхід лічильманд, а також з першим входом блоку індикації, ника адреси (вхід установлення) є першим входом другий вхід якого підключений до першого виходу пристрою, другий (інформаційний) вхід якого з'єдсхеми порівняння, другий вхід якої з'єднаний з пенаний з першим входом схеми порівняння та вхоршим (інформаційним) виходом блоку пам'яті стадом блоку пам'яті переходів, перший вихід якого нів, а другий вихід підключений до другого входу підключений до першого входу блоку логічного блоку логічного керування, третій вхід якого з'єдкерування, перший та другий виходи якого з'єднані наний з першим виходом блоку пам'яті команд, з другим та третім входом лічильника адреси, четдругий (інформаційний) вихід якого підключений вертий (інформаційний) вхід якого підключений до до першого (інформаційного) входу ви хідного регідругого (інформаційного) виходу блоку пам'яті стру, а також до входу блоку пам'яті заборонених переходів, а вихід лічильника адреси з'єднаний з станів, перший вихід якого підключений до четверадресними входами блоків пам'яті станів та котого входу блоку логічного керування, а другий манд, а також з першим входом блоку індикації, вихід з'єднаний з другим входом вихідного регістдругий вхід якого підключений до першого виходу ру, ви хід якого є виходом пристрою, згідно винасхеми порівняння, другий вхід якої з'єднаний з виходу введений блок вибору операції, перший і друходом блоку пам'яті станів, а другий ви хід підклюгий виходи якого підключені до третього і чений до другого входу блоку логічного керування, четвертого входу схеми порівняння, а вхід з'єднатретій вхід якого з'єднаний з першим виходом блоний з другим виходом блоку пам'яті станів. ку пам'яті команд, другий (інформаційний) вихід Введення вказаних ознак дозволяє обирати якого підключений до першого (інформаційного) логічну операцію "І" чи "АБО", що виконується входу ви хідного регістру, вихід якого є виходом схемою порівняння, в залежності від того, яким пристрою, а також до входу блоку пам'яті заборочином відбувається перехід до наступного кроку нених станів, перший вихід якого підключений до програми - при співпадінні всіх фактичних станів четвертого входу блоку логічного керування, а датчиків циклу з їх очікуваними значеннями (логічдругий вихід з'єднаний з другим входом вихідного на операція 1), або при наявності сигналу хоча б регістру, в якому повністю усунено перший недолік від одного з датчиків (логічна операція АБО), аналога: контролюється поява на виході програспрацювання яких очікується на і-му рядку промованого логічного контролера заборонених комграми (наприклад від сигналу аварійної зупинки бінацій вихідних сигналів і у випадку наявності обладнання). таких блокується їх подання на виконавчі механізНа фіг. наведена блок-схема запропонованого ми керованого об'єкта. пристрою. Причини, які перешкоджають досягненню проПристрій містить блок індикації 1, схему порівтотипом очікуваного технічного результату, поляняння 2, блок вибору операції 3, блок логічного гають в наступному: у пристрої відсутня можликерування 4, блоки пам'яті станів 5, переходів 7 та вість переходу до наступного кроку програми при команд 8, лічильник адреси 6, блок пам'яті забоспівпадінні стану окремого датчика зі станом одноронених станів 9 та вихідний регістр 10, причому го із множини датчиків, спрацювання яких очікуперший вхід лічильника адреси 6 (вхід установється на даному кроці циклу, тобто відсутня можлення) є першим входом пристрою, другий (інфоливість виконання логічної операції "АБО" у схемі рмаційний) вхід якого з'єднано з першим входом порівняння, що значно обмежує функціональні схеми порівняння 2 та входом блоку пам'яті переможливості пристрою. ходів 7, перший вихід якого підключений до перВ основу винаходу поставлено задачу вдоскошого входу блоку логічного керування 4, перший налення структури програмованого логічного контта другий ви ходи якого з'єднані з другим та третім 5 77886 6 входом лічильника адреси 6, четвертий (інформачасово зберігає комбінації вихідних сигналів та ційний) вхід якого підключено до другого (інфорблокує видачу заборонених комбінацій вихідних маційного) виходу блоку пам'яті переходів 7. Вихід сигналів. лічильника адреси 6 з'єднано з адресними входаЗапропонований пристрій може бути побудоми блоків пам'я ті станів 5 та команд 8, а також з ваний, наприклад, на програмованих логічних інтепершим входом блоку індикації 1, другий вхід якогральних схемах (ПЛІС), з використанням програго підключений до першого виходу схеми порівмного пакету MAX+plus II 10.0 BASELINE. няння 2, другий вхід якої з'єднано з першим (інфоПрограмований логічний контролер працює рмаційним) виходом блоку пам'яті станів 5, другий наступним чином. Установлення його в початковий вихід якого підключений до входу блоку вибору стан здійснюється за допомогою зовнішнього імоперації 3, перший і другий виходи якого з'єднані з пульсного сигналу початкового установлення ПУ, третім та четвертим входами схеми порівняння 2. який обнуляє лічильник адреси 6. Процес відпраДругий вихід схеми порівняння 2 підключено до цьовування керуючої програми складається з двох другого входу блоку логічного керування 4, третій етапів: 1) аналіз комбінацій станів датчиків умов вхід якого з'єднано з першим виходом блоку папереходів (станів зовнішнього середовища) та м'яті команд 8. Перший вхід вихідного регістру 10 формування початкової адреси підпрограми; 2) з'єднано з другим (інформаційним) виходом блоку власне відпрацьовування вибраної підпрограми, пам'яті команд 8 та входом блоку пам'яті заборопричому аналіз станів зовнішнього середовища нених станів 9, перший вихід якого підключено до здійснюється паралельно та незалежно від відчетвертого входу блоку логічного керування 4, а працьовування підпрограми. другий вихід з'єднано з другим входом вихідного До блоку вибору операції 3 записуються нарегістру 10, ви хід якого є виходом пристрою. ступні логічні рівняння I = TO , АБО =ТО. Якщо на Блок 5 пам'яті станів та блок 8 пам'яті команд певному кроці керуючої програми необхідно порівпризначені для зберігання програми (яка в загальнювати фактичний стан всіх датчиків циклу з їх ному випадку складається із k підпрограм) керуочікуваними значеннями, то в останній стовпчик івання циклом роботи об'єкта, що обслуговується. го рядку, що записаний до блоку 5 пам'яті станів Програма керування циклом у запропонованому записується команда Т0=0 і блок вибору операції 3 контролері являє собою послідовність рядків, кожформує сигнал І=1. Цей сигнал перемикає схему ний з яких складається з двох частин: 1) комбінапорівняння 2 на реалізацію логічної операції "І", цій команд на вмикання та вимикання m механізтобто сигнал еквівалентності Е на її виході з'явмів; 2) комбінацій станів, в які повинні прийти n иться лише у випадку співпадіння всіх фактичних датчиків у результаті спрацьовування m механізстанів датчиків циклу з їх очікуваними значеннями, мів, при цьому до блоку 8 пам'яті команд записущо записані в і-му рядку блоку пам'яті станів 5. ється послідовність комбінацій команд на вмиканЯкщо на і-му кроці виконання керуючої програми ня та вимикання механізмів, а до блоку 5 пам'яті для переходу до наступного кроку циклу достатньо станів - послідовність комбінацій станів, до яких наявності сигналу хоча б від одного датчика серед повинні прийти датчики, які фіксують положення множини датчиків, спрацювання яких очікується на механізмів в результаті виконання відповідних і-му рядку, то в останній стовпчик і-го рядку, що команд. Причому в кожному рядку блоку 8 пам'яті записаний до блоку 5 пам'яті станів записується команд один розряд виділений для програмування команда ТО=1 і блок вибору операції 3 формує ознаки кінця програми (підпрограми) - КП, а у кожсигнал АБО=1, цей сигнал перемикає схему порівному рядку блоку 5 пам'яті станів один розряд виняння 2 на реалізацію логічної операції "АБО". ділений для програмування типу операції -ТО. В останньому рядку кожної підпрограми, а таАдресація блоків 5 і 8 здійснюється паралельно за кож у нульовому рядку програми записується тільдопомогою лічильника адреси 6. Блок 7 пам'яті ки ознака кінця підпрограми КП, яка використовупереходів призначений для зберігання та відпрається як дозвіл переходу пристрою до цьовування програми вибору початкових адрес відпрацьовування будь-якої із записаних у блоках підпрограм, які записані у блоках 5 та 8 пам`яті 5 та 8 підпрограм. станів та команд. Блок вибору операції 3 формує Вибір початкової адреси підпрограми здійснюсигнали І та АБО для керування роботою схеми ється за допомогою блоку 7 пам'яті переходів, порівняння 2 в залежності від сигналу типу операякий у разі виникнення на його вході однієї із зації ТО. Схема порівняння 2 призначена для парапрограмованих комбінацій встановлює лічильник лельного (одночасного) порівняння комбінацій адреси 6 у відповідний даній комбінації стан. До фактичних станів датчиків циклу з їх очікуваними блоку логічного керування 4 записуються такі логізначеннями, які записані в і-му рядку блоку 5 стачні рівняння: нів, при чому для формування команди еквіваленКП + ПР1+ ПР2 = А тності Е при наявності сигналу І виконується опеЕ·КП·ПР1ПР2 = +1 · рація логічного множення “І”, а при наявності де КП - ознака кінця підпрограми; сигналу АБО виконується операція логічного доПР1 - ознака переривання від блоку 7 пам'я ті давання “АБО”. Блок логічного керування 4 в запереходів; лежності від комбінацій сигналів на його входах ПР2 - ознака переривання від блоку 9 пам'я ті здійснює логічне керування роботою лічильника заборонених станів; адреси 6. А - початкова адреса підпрограми; Блок 9 пам'яті заборонених станів призначеЕ - сигнал еквівалентності з другого виходу ний для зберігання заборонених комбінацій вихідсхеми порівняння 2; них сигналів контролера. Вихідний регістр 10 тим 7 77886 8 +1 - сигнал, за яким лічильник адреси 6 адремація може бути використана для автоматичної сує блоки пам'яті станів 5 та команд 8 до наступдіагностики керованого об'єкта. ного рядка. У разі виходу з ладу механізмів або датчиків Якщо стає істинним логічне рівняння КП=А, то можливе виникнення заборонених комбінацій стана другому ви ході вузла логічного керування нів механізмів, при яких у керованому об'єкті мо4 з'являється сигнал "Адреса" [А], за яким ліжуть з'являтись аварійні ситуації, які потребують чильник адреси 6 здійснює переадресацію блоків 5 негайного втручання в процес керування. Для реата кції пристрою на ці аварійні ситуації один з виходів 8 пам'яті станів та команд на першу адресу блоку 7 пам'яті переходів виділений для фіксації вибраної підпрограми. та видачі на перший вхід блоку логічного керуванЯкщо стає істинним логічне рівняння ня 4 сигналу ознаки переривання ПР1 (при цьому стає істинним логічне рівняння ПР1=А), в резульЕ·КП·ПР1ПР2 +1 , то на першому виході блоку · = таті чого лічильник адреси 6 без очікування кінця логічного керування 4 з'являється сигнал "+1", за відпрацьовування робочої підпрограми, переадреяким лічильник адреси 6 адресує блоки 5 та 8 пасовує блоки 5 та 8 пам'яті станів та команд до пом'яті станів та команд до наступного (і+1) рядка. чаткової адреси підпрограми переривання 1. Якщо на будь-якому кроці підпрограми стаУ випадку виникнення відмови у роботі контнеться вихід з ладу виконавчого механізму або ролера та появи на другому (інформаційному) видатчика (який не призводить до аварійної ситуаході блоку пам'яті команд 8 забороненої комбінації ції), перехід до наступного рядка підпрограми не вихідних сигналів блок 9 пам'яті заборонених ставідбувається, тому що не спрацьовує схема порівнів сигналом БВ (блокування виходів) забороняє няння 2, з першого виходу якої на другий вхід блоподачу цих команд на вихід пристрою і видає до ку індикації 1 видається інформація про нееквіваблоку логічного керування 4 сигнал ознаки перелентність стану і-го датчика (датчиків) ривання ПР2 (при цьому стає істинним логічне запрограмованому (запрограмованим) на даному рівняння ПР2 = А), в результаті чого лічильник рядку підпрограми. Крім того стан лічильника ададреси переадресовує блоки 5 та 8 пам'яті станів реси 6 (номер рядка підпрограми) видається до та команд до початкової адреси підпрограми пепершого входу блоку індикації 1. Вказана інфорреривання 2. Комп’ютерна в ерстка Б.Голік Підписне Тираж 26 прим. Міністерство осв іт и і науки України Держав ний департамент інтелектуальної в ласності, вул. Урицького, 45, м. Київ , МСП, 03680, Україна ДП “Український інститут промислов ої в ласності”, вул. Глазунова, 1, м. Київ – 42, 01601