Перетворювач двійково-к-ічного коду у двійковий код

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств обработки и преобразования информации. Известно устройство преобразования кодов (авт. св № 1126946, кл. G 06 F 5/02), содержащее группу разрядных счетчиков, генератор импульсов, группу элементов И, группу триггеров состояния, формирователь 1 эквивалентов, группу де шифраторов н уля и накапливающий сумматор. Описанное устройство не обеспечивает высокое быстродействие, так как имеет один шаг преобразования равный 1 и требует подачи К импульсов для преобразования К-ичного кода. Известен преобразователь двоично-К-ичного кода в двоичный код (авт. св. №1647908, кл. Η 03 Μ 7/12), содержащий группу разрядных счетчиков, генератор импульсов, первую и ворую группу триггеров состояния, комбинационный двоичный сумматор и регистр результата, образующих в совокупности накапливающий сумматор, группу элементов И, гр уппу элементов И-НЕ, группу де шифраторов н уля, гр уппу деши фраторов превышения, группу шифраторов, элемент ИЛИ-НЕ, формирователь эквивалентов, включающий в свой состав первый и второй дешифраторы и шифратор, первую и втор ую гр уппы элементов И, группу элементов ИЛИ. Известный преобразователь не обеспечивает высокое быстродействие, из-за наличия двух шагов преобразования а и 1 и необходимости подачи N1=](K-1)/a[+a импульсов для преобразования К-ичного кода, где а - величина второго шага, а ][ - означают округление до меньшего целого, а также требует повышенных аппаратурных затрат при его изготовлении. Наиболее близким по совокупности признаков к заявляемому является преобразователь двоично-Кичного кода в двоичный код (авт. св. №1783618, кл. Η 03 Μ 7/12), содержащий группу из n разрядных счетчиков, генератор импульсов, первую, втор ую и третью группы триггеров состояния, комбинационный двоичный сумматор и регистр результата, образующи х в совокупности накапливающий сумматор, первую и вторую гр уппы элементов И, первую и вторую гр уппу элементов И-НЕ, группу кодовых шифраторов, группу элементов ИЛИ, группу деши фраторов нуля, первую и вторую гр уппу деши фраторов превышения, первый и второй элементы ИЛИ-НЕ, формирователь эквивалентов, включающий в свой состав первый, второй и третий дешифраторы и шифратор, первую, вторую и третью гр уппы элементов И, группу элементов ИЛИ. Описанный преобразователь обеспечивает высокое быстродействие, обусловленное наличием трех шагов (1, а, b) преобразования, однако требует при этом повышенных аппаратурных затрат. В основу изобретения поставлена задача создания такого преобразователя двоично-К-ичного кода в двоичный код, в котором новое схемное решение позволило бы при обеспечении высокого быстродействия значительно снизить аппаратурные затраты на его изготовление. Такой технический результат может быть достигнут, если в преобразователь двоично-К-ичного кода в двоичный код, содержащий генератор импульсов, группу из (n-1)-го триггера состояния, накапливающий сумматор, выполненный из комбинационного двоичного сумматора и регистра результата, формирователь эквивалентов, состоящий из шифратора, группы элементов И и группы элементов ИЛИ, при этом выходы регистра результата накапливающего сумматора являются выходами преобразователя и соединены с соответствующими вторыми входами комбинационного двоичного сумматора, младшие первые входы которого являются младшими информационными входами накапливающего сумматора и соединены с соответствующими выходами группы элементов ИЛИ, первые входы которых соединены с соответствующими выходами группы элементов И, старшие информационные входы накапливающего сумматора соединены с соответствующими старшими информационными выходами формирователя эквивалентов, выходы комбинационного двоичного сумматора соединены с входами регистра результата, синхровход которого соединен с прямым задержанным выходом генератора импульсов, прямой выход которого соединен с синхровходом группы триггеров состояния, прямые выходы которых соединены через входы второй информационной группы входов формирователя эквивалентов с соответствующими входами шифратора, согласно изобретению, введена группа из n разрядных регистров сдвига, где n - разрядность входного Кичного кода, параллельные информационные входы которых являются входами преобразователя, информационные входы I-го триггера состояния (1=1,2,...,(n-1)) соединены с выходом первого бита (I+1)-го разрядного регистра сдвига, входы сдвига которых соединены с инверсным выходом генератора импульсов, битовые выходы младшего регистра сдвига соединены через соответствующие биты первой группы входов формирователя эквивалентов с соответствующими первыми входами группы элементов И, а в формирователь эквивалентов введены суммирующий счетчик импульсов и комбинационный сдвигатель, при этом вторые входы гр уппы элементов ИЛИ соединены с соответствующими младшими информационными выходами комбинационного сдвигателя, входы которого соединены с соответствующими выходами шифратора, управляющие входы сдвигателя соединены с соответствующими младшими выходами суммирующего счетчика импульсов, старший выход которого соединен со всеми вторыми входами элементов И группы, а синхровход соединен с прямым выходом генератора импульсов. Введение в известный преобразователь двоично-К-ичного кода в двоичный код группы из n регистров сдвига, а в формирователь эквивалентов преобразователя суммирующего счетчика импульсов и комбинационного сдвигателя двоичного кода позволило, при обеспечении высокого быстродействия, значительно сократить аппаратурные затраты на построение устройства, исключив из него вторую и третью группы триггеров состояния, первый и второй элементы ИЛИ-НЕ, первую и вторую группы элементов И-НЕ, первую и вторую группы элементов И, первую и вторую группы дешифраторов превышения, группу дешифраторов нуля, гр уппу элементов ИЛИ, группу шифраторов кода, первый, второй и третий дешифраторы формирователя эквивалентов. На фиг. 1 приведена структурная схема преобразователя двоично-К-ичного кода в двоичный код при К=12, n=3; на фиг. 2 - стр уктурная схема формирователя эквивалентов. Преобразователь содержит группу из n разрядных регистров 1 сдвига, где n - разрядность входного кода, параллельные информационные входы которых являются входами преобразователя, генератор 2 импульсов, содержащий прямой П, инверсный И, прямой задержанный ПЗ выходы, группу из (n-1)-го триггера 3 состояния, при этом информационные входы і-го триггера 3 состояния (і=1,2.....(n-1)) соединены с выходом первого бита (i+1)-го разрядного регистра 1 сдвига, входы сдвига которых соединены с инверсным выходом генератора 2 импульсов, накапливающий сумматор 4, выполненный из комбинационного двоичного сумматора 5 и регистра 6 результата, выходы которого являются выходами преобразователя и соединены с соответствующими вторыми входами комбинационного двоичного сумматора 5, младшие первые входы которого являются младшими информационными входами накапливающего сумматора 4. Формирователь 7 эквивалентов состоит из шифратора 8, группы элементов И 9, группы элементов ИЛИ 10, суммирующего счетчика 11 импульсов с предустановкой и комбинационного сдвигателя 12, выполненного из мультиплексоров (фиг. 2). Младшие первые входы комбинационного двоичного сумматора 5 соединены с соответствующими выходами группы элементов ИЛИ 10, первые входы которых соединены с соответствующими выходами группы элементов И 9. Старшие информационные входы накапливающего сумматора 4 соединены с соответствующими старшими информационными выходами формирователя 7 эквивалентов. Выходы комбинационного двоичного сумматора 5 соединены с входами регистра 6 результата, синхровход которого соединен с прямым задержанным выходом генератора 2 импульсов, прямой выход которого соединен с синхровходом группы триггеров 3 состояния, прямые выходы которых соединены с входами второй информационной группы входов формирователя 7 эквивалентов. Битовые выходы регистра 1 сдвига младшего разряда соединены через соответствующие биты первой группы входов формирователя 7 эквивалентов с соответствующими первыми входами группы элементов И 9, вторые входы группы элементов ИЛИ 10 соединены с соответствующими младшими информационными выходами комбинационного сдвигателя 12, входы которого соединены с соответствующими выходами шифратора 8, управляющие входы сдвигателя 12 соединены с соответствующими младшими выходами суммирующего счетчика 11 импульсов, старший выход которого соединен со всеми вторыми входами элементов И 9 группы, а синхровход соединен с прямым выходом генератора 2 импульсов. Входы второй информационной группы входов формирователя 7 эквивалентов соединены с соответствующими входами шифратора 8, вы ход L которого соединен со входом D0 L-го мультиплексора сдвигателя 12, со входом D1 (L+1)-го мультиплексора, со входом D2 (L+2)-го мультиплексора, со входом D3 (L+3)-го мультиплексора. Оставшиеся свободные входы мультиплексоров заземлены. Выходы мультиплексоров старших разрядов сдвигателя 12 являются старшими информационными выходами формирователя 7 эквивалентов. Цепи инициирования и сброса на чертежах не приведены. Устройство работает следующим образом. Группа триггеров 3 состояния фиксирует значение первых выходов соответствующих старших разрядных регистров 1. Так как в конкретном случае n=3, К=12, то диапазон изменения входного кода от 0 до (123-1)=0-1727(10). Код состояний триггеров 3 может иметь четыре значения от 00 до 11. В предлагаемом преобразователе двоично-К-ичного кода в двоичный код формирователь эквивалентов 7, выполненный в виде последовательного соединения шифратора 8, счетчика 11 с предустановкой и сдвигателя 12 реализует функцию где а - параметр (второй шаг преобразования); b - параметр (третий шаг преобразования); с - параметр (четвертый шаг преобразования); Х1 - младшая тетрада преобразуемого целого числа; j - номер такта сдвига. Формирователь эквивалентов 7 преобразует вначале в первом такте двоичный код С1 С2 триггеров состояния, соответствующи х значениям бита 1 соответствующи х старши х разрядных регистров 1, во втором такте преобразует со сдвигом влево на один разряд (в сторону старши х двоичных разрядов) код С1 С2 триггеров 3 состояния, соответствующих значениям бита 2 старших разрядных регистров 1, в третьем такте преобразует со сдвигом влево на два разряда код С1 С2 триггеров 3 состояния, соответствующих значениям бита 4 старших разрядных регистров 1; в четвертом такте преобразует со сдвигом влево на три разряда код С1 С2 триггеров 3 состояния; соответствующих значениям бита 8 старших разрядных регистров 1 и в пятом такте транслирует (передает без изменения) на выход формирователя 7 эквивалентов младшую тетраду Х1 преобразуемого целого числа. Рассмотрим работу устройства на следующем примере. Пусть требуе тся преобразователь входной 12-ричный код числа А0=101101101001 (2-12)=В69(12)=1665(10). Для определенности примем значения параметров а, b, с равными значениям весов второго, третьего и четвертого битов тетрады, т.е. а=2, b=4, с=8. Формирователь эквивалентов в данном случае реализует функцию где а, b, с - весовые коэффициенты соответствующих разрядов, а К - основание системы счисления. Преобразование двоичных кодов С2 С1 триггеров 3 состояния соответствует таблице (к=12; а=2; b=4; с=8). В исходном состоянии регистр 6 результата обнулен, на прямом Π и прямом задержанном ПЗ выходах генератора 2 - низкий уровень; на инверсном И выходе генератора 2 - высокий уровень. Запись информации в триггеры 3 состояния с первых (младших) вы ходов соответствующи х старших разрядных регистров 1 сдвига производится перепадом 0-1, т.е. по переднему фронту импульсов с прямого выхода Π генератора 2; сдвиг вправо в старших разрядных регистрах 1 также производится перепадом 0-1, т.е. по заднему фронту импульсов с инверсного выхода И генератора 2. Первоначальное занесение параллельного двоично-12-ричного кода преобразуемого числа в разрядные регистры 1 и предустановка суммирующего счетчика 11 формирователя эквивалентов 7 в состояние 100(2)=4(10) выполняется подачей нулевого сигнала на входы V разрядных регистров 1 сдвига и на вход параллельного занесения V счетчика 11. Запись информации в регистр результата производится перепадом 1-0 импульса с прямого задержанного выхода ПЗ генератора 2. С приходом переднего фронта первого положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 11 по mod 5 изменится с 100(2) на 000(2); нулевой код триггеров 3 состояния изменится с С2 С1 = 0 0 на С2 С1 = 1 0. Этот код С2 С1 = 1 0 поступает на входы формирователя эквивалентов 7 и преобразуется в двоичный код числа 144 на выходе. Поступая с выхода ПЗ генератора 2, передний фронт первого положительного задержанного импульса ПЗ разрешит сложение чисел 0 и 144, а задний фронт этого же импульса произведет запись информации с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующи х входа х сумматора 5 двоичное значение числа 144. С приходом заднего фронта первого отрицательного импульса с инверсного выхода И генератора 2, т.е. по перепаду 1 - 0 на входах синхронизации С старших разрядных регистров 1 произойдет сдвиг информации в эти х регистра х на один разряд, т.е. в регистрах 1 установится число А1=010100111001. С приходом переднего фронта второго положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 11 изменится с 000 на 001, что приведет к сдвигу влево на один разряд выходного двоичного кода шифратора 8 с помощью сдвигателя 12 и к записи в триггеры 3 состояния кода С2 С1 = 1 1. На выходах формирователя эквивалентов 7 появится двоичный код числа 312. Передний фронт второго положительного задержанного импульса с выхода ПЗ генератора 2 разрешит сложение чисел 144 и 312, а задний фронт этого же импульса произведет перезапись результата суммирования с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующи х входах сумматора 5 двоичное значение числа 456. Задний фронт второго отрицательного импульса установит в разрядных регистрах 1 сдвига число А2=001000011001. С приходом переднего фронта третьего положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 11 изменится с 001 на 010, что приведет к сдвигу влево на два разряда выходного двоичного кода шифратора 8 с помощью сдвигателя 12 и к записи в триггеры 3 состояния кода С2 С1 = 0 1. На входах формирователя эквивалентов 7 появится двоичный код числа 48. Передний фронт третьего прямого задержанного импульса разрешит сложение чисел 456 и 48, а задний фронт этого же импульса произведет перезапись результата суммирования с выходов сумматора 5 в регистр 6 результата, установив на вторых суммирующих входа х сумматора 5 двоичное значение числа 504. Задний фронт третьего отрицательного импульса установит в разрядных регистрах 1 сдви га число А3=000100001001. С приходом переднего фронта четвертого положительного импульса с прямого выхода генератора 2 состояние суммирующего счетчика 11 по mod 2 изменится с 010 на 011, а код триггера 3 состояния с С2 С1 - 0 1 на С2 С1=1 0. Код С2 С1-1 0 поступает на входы формирователя 7 эквивалентов и преобразуется в двоичный код числа 1152. Передний фронт четвертого прямого задержанного импульса с выхода ПЗ генератора 2 разрешит сложение чисел 1152 и 504, а задний фронт этого же импульса произведет перезапись результата суммирования в регистр 6 результата, установив на вторых суммирующих входах сумматора 5 двоичное значение числа 1656. Задний фронт четвертого импульса с выхода И генератора 2 установит в разрядных регистрах 1 сдвига число А4=000000001001. С приходом переднего фронта пятого положительного импульса с прямого выхода генератора 2 в счетчике 11 установится состояние 100, а код триггеров 3 состояния с С2 С1 = 1 0 изменится на С2 С1 = 0 0. В этом случае формирователь 7 эквивалентов транслирует двоичный код младшего разряда преобразуемого числа Х1 с регистра 1 на соответствующие четыре первых суммирующи х входа сумматора 5. Передний фронт пятого задержанного положительного импульса разрешит сложение чисел 1656 и 9, а задний фронт этого же импульса установит двоичный код числа 1665 на выходах устройства. На этом процесс преобразования заканчивается. Перед каждым следующим преобразованием необходимо обнулить регистр 6 результата и выполнить запись преобразуемого двоично-12-ричного числа в регистры 11 сдвига. Быстродействие предлагаемого устройства не зависит от разрядности преобразуемого кода и для 12ричной системы счисления не превышает пяти тактов.