Пристрій для обчислення 16-точкового зрізаного перетворення фур’є в полі gf (28)

Корисна модель відноситься до галузі автоматики й обчислювальної техніки і може бути використана в системах кодування даних. Відомий "Пристрій для швидкого дійсного перетворення Хартлі-Фур'є" [1], який містить блок синхронізації, два лічильника адреси, блок постійної пам'яті, вхідний регістр, регістр, вихідний регістр, блок пам'яті, два перемножувача, два комутатора, суматор - вичитач, вихідний регістр, комутатор, інформаційний вхід, інформаційний вихід. Недоліком пристрою є те, що він не виконує обчислень векторів. Відомий також "Пристрій для обчислення усіченого перетворення Фур'є в остаточних класах" [2], який містить блок оперативної пам'я ті, перший, другий, третій та четвертий блоки постійної пам'яті, перший, другий та третій блоки, які реалізують операцію складання по модулю два, перший, др угий, третій та четвертий допоміжні блоки постійної пам'яті, перший, другий, третій та четвертий регістри, блок управління, до складу якого входять генератор тактових імпульсів, тригер, лічильник, дешифратор, перший, другий, третій та четвертий елементи І. Недоліком пристрою є те, що він обчислює усічене перетворення Фур'є в остаточних класах табличним способом. Найбільш близьким до запропонованого технічним рішенням, обраним як прототип, є "Пристрій для обчислення усіченого перетворення Фур'є в залишкових класах" [3], який містить блок оперативної пам'яті, перший, другий, третій та четвертий блоки постійної пам'яті, перший та другий мультиплексори, блок складання по модулю два, перший, другий, третій, четвертий та п'ятий регістри, блок керування, до складу якого входять генератор тактових імпульсів, перший, другий та третій тригери, перший, другий, третій та четвертий лічильники, дешифратор, перший, другий, третій, четвертий та п'ятий елементи І, формувач фронтів, перший та др угий елементи АБО, постійний запам'ятовуючий пристрій. Недоліком пристрою-прототипу є те, що він обчислює математичним способом чотирьохточкове усічене перетворення Фур'є в полі GF(28). В основу корисної моделі поставлена задача створити "Пристрій для обчислення 16-точкового усіченого перетворення Фур'є в полі GF(28)", який реалізує знаходження вихідного вектора для 16-точкового усіченого перстворення Фур'є в полі GF(28) математичним способом. Усічене перетворення Фур'є в залишкових класах визначено [4]: n-1 Vj = å W ij × Vi , i= 1 (1) ( ) æ ö n-1 -ij 1 Vi = ç (2) ç n mod p ÷ å W Å L × V j , ÷ è ø j=1 де w - елемент порядку n у полі GF(q m); і - номер точки вхідного вектору (для 16-точкового усіченого перетворення Фур'є в полі GF(28) і = 1, 2, ...,16); j - номер точки вихідного вектору (для 16-точкового усіченого перетворення Фур'є в полі GF(28) j=1 , 2,...,16); Å - операція складання у полі; L=-1. Існує два способи знаходження вихідного вектора: 1. Ма тематичний спосіб, який полягає у виконанні всіх математичних операцій згідно (1). 2. Табличний спосіб, який полягає в тому, що строять (n-1) таблиць, які складаються з 2 m елементів, розміру m-(n-1) біт, а вихідний вектор отримують шляхом складання елементів таблиць, які відповідають точкам вхідного вектору. Поставлена задача вирішується за рахунок того, що у пристрій-прототип додатково введені п'ятий, шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий та шістнадцятий блоки постійної пам'яті, шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий, шістнадцятий та сімнадцятий регістри. До блока керування додатково введені шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий, шістнадцятий та сімнадцятий елементи І. Також додатково введені нові зв'язки у всьому пристрої. Технічний результат, який може бути отриманий при використанні корисної моделі, полягає в одержанні технічного засобу для знаходження вихідного вектора при реалізації 16-точкового усіченого перетворення Фур'є в полі GF(28) математичним способом. На Фіг.1 приведена блок-схема запропонованого пристрою. На Фіг.2 приведена блок-схема блока керування запропонованого пристрою. Запропонований пристрій для обчислення 16-точкового усіченого перетворення Фур'є в полі GF(28) містить блок оперативної пам'яті 1, перший, другий, третій, четвертий, п'ятий, шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий та шістнадцятий блоки постійної пам'яті 2-17, блок керування 18, перший мультиплексор 19, блок складання по модулю два 20, перший, другий, третій, четвертий, п'ятий, шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий та шістнадцятий регістри 21-36, другий мультиплексор 37, сімнадцятий регістр 38, вхід запуску 39, вихід 40, причому вхід запуску 39 пристрою з'єднаний з входом блока керування. Адресні входи блока оперативної пам'яті 1 з'єднані з виходом 41 блока керування. Вхід дозволу читання блока оперативної пам'яті 1 з'єднаний з виходом 42 блока керування. Вихід блока оперативної пам'яті 1 з'єднаний з адресними входами блоків постійної пам'яті 2-17. Входи дозволу читання блоків постійної пам'яті 2-17 з'єднані з виходом 42 блока керування. Вихід блока постійної пам'яті 2 з'єднаний з першим входом мультиплексора 19. Вихід блока постійної пам'яті 3 з'єднаний з другим входом мультиплексора 19. Вихід блока постійної пам'яті 4 з'єднаний з третім входом мультиплексора 19. Вихід блока постійної пам'яті 5 з'єднаний з четвертим входом мультиплексора 19. Вихід блока постійної пам'яті 6 з'єднаний з п'ятим входом мультиплексора 19. Вихід блока постійної пам'яті 7 з'єднаний з шостим входом мультиплексора 19. Вихід блока постійної пам'яті 8 з'єднаний з сьомим входом мультиплексора 19. Вихід блока постійної пам'яті 9 з'єднаний з восьмим входом мультиплексора 19. Вихід блока постійної пам'яті 10 з'єднаний з дев'ятим входом мультиплексора 19. Вихід блока постійної пам'яті 11 з'єднаний з десятим входом мультиплексора 19. Вихід блока постійної пам'яті 12 з'єднаний з одинадцятим входом мультиплексора 19. Вихід блока постійної пам'яті 13 з'єднаний з двонадцятим входом мультиплексора 19. Вихід блока постійної пам'яті 14 з'єднаний з тринадцятим входом мультиплексора 19. Вихід блока постійної пам'яті 15 з'єднаний з чотирнадцятим входом мультиплексора 19. Вихід блока постійної пам'яті 16 з'єднаний з п'ятнадцятим входом мультиплексора 19. Вихід блока постійної пам'яті 17 з'єднаний з шістнадцятим входом мультиплексора 19. Адресні входи мультиплексора 19 з'єднані з виходом 43 блока керування. Вихід мультиплексора 19 з'єднаний з другим входом блока 20, що реалізує операцію складання по модулю два. Ви хід блока 20, що реалізує операцію складання по модулю два, з'єднаний з входами даних регістрів 21-36. Входи дозволу запису регістрів 21-36 з'єднані з виходом 44 блока керування. Вихід регістра 21 з'єднаний з першим входом мультиплексора 37. Вихід регістра 22 з'єднаний з другим входом мультиплексора 37. Вихід регістра 23 з'єднаний з третім входом мультиплексора 37. Вихід регістра 24 з'єднаний з четвертим входом мультиплексора 37. Вихід регістра 25 з'єднаний з п'ятим входом мультиплексора 37. Вихід регістра 26 з'єднаний з шостим входом мультиплексора 37. Вихід регістра 27 з'єднаний з сьомим входом мультиплексора 37. Вихід регістра 28 з'єднаний з восьмим входом мультиплексора 37. Вихід регістра 29 з'єднаний з дев'ятим входом мультиплексора 37. Вихід регістра 30 з'єднаний з десятим входом мультиплексора 37. Вихід регістра 31 з'єднаний з одинадцятим входом мультиплексора 37. Вихід регістра 32 з'єднаний з дванадцятим входом мультиплексора 37. Вихід регістра 33 з'єднаний з тринадцятим входом мультиплексора 37. Вихід регістра 34 з'єднаний з чотирнадцятим входом мультиплексора 37. Вихід регістра 35 з'єднаний з п'ятнадцятим входом мультиплексора 37. Вихід регістра 36 з'єднаний з шістнадцятим входом мультиплексора 37. Адресні входи мультиплексора 37 з'єднані з виходом 45 блока керування. Вихід мультиплексора 37 з'єднаний з входом даних регістра 38. Вхід дозволу запису регістра 38 з'єднаний з виходом 45 блока керування. Вихід регістра 38 є виходом 40 пристрою та з'єднаний з першим входом блока 20, що реалізує операцію складання по модулю два. Блок керування 18 пристрою для обчислення 16-точкового усіченого перетворення Фур'є в полі GF(28) містить: генератор тактових імпульсів 46, перший тригер 47, перший та другий лічильники 48 і 49, дешифратор 50, перший елемент І 51, формувач фронтів 52, перший та другий елементи АБО 53 і 54, третій та четвертий лічильники 55 і 56, другий та третій тригери 57 і 58, постійний запам'ятовуючий пристрій 59, другий, третій, четвертий, п'ятий, шостий, сьомий, восьмий, дев'ятий, десятий, одинадцятий, дванадцятий, тринадцятий, чотирнадцятий, п'ятнадцятий, шістнадцятий та сімнадцятий елементи І 60-75, причому вхід 39 блока керування з'єднаний з входом переводу тригера 47 в одиницю, вихід тригера 47 з'єднаний з входом генератора тактових імпульсів 46, вихід якого з'єднаний з рахунковим входом лічильника 49 та другими входами елементів І 60-75. Вхід скидання тригера 47 з'єднаний з виходом переповнення (переносу) лічильника 48. Перший вихід лічильника 49 (молодший розряд) з'єднаний з першим входом дешифратора 50 (молодший розряд) і першим входом елемента І 51. Другий вихід лічильника 49 з'єднаний з другим входом дешифратора 50. Третій вихід лічильника 49 з'єднаний з третім входом дешифратора 50. Четвертий вихід лічильника 49 з'єднаний з четвертим входом дешифратора 50. П'ятий вихід лічильника 49 з'єднаний з п'ятим входом дешифратора 50. Шостий вихід лічильника 49 (старший розряд) з'єднаний з шостим входом дешифратора 50 (старший розряд) і другим входом елемента І 51. Вихід елемента І 51 з'єднаний з входом формувача фронтів 52. Вихід формувача фронтів 52 з'єднаний з входом лічильника 48, входом обнуління лічильника 49, входами обнуління тригерів 57 і 58. Перший вихід дешифратора 50 з'єднаний з входом переводу тригера 57 в одиницю, другий вихід дешифратора 50 з'єднаний з входом переводу тригера 58 в одиницю, третій вихід дешифратора 50 з'єднаний з першим входом елемента АБО 53, четвертий вихід дешифратора 50 з'єднаний з першим входом елемента АБО 54 і першим входом елемента І 60, п'ятий вихід дешифратора 50 з'єднаний з другим входом елемента АБО 53, шостий ви хід дешифратора 50 з'єднаний з другим входом елемента АБО 54 і першим входом елемента І 61, сьомий вихід дешифратора 50 з'єднаний з третім входом елемента АБО 53, восьмий вихід дешифратора 50 з'єднаний з третім входом елемента АБО 54 і першим входом елемента І 62, дев'ятий вихід дешифратора 50 з'єднаний з четвертим входом елемента АБО 53, десятий вихід дешифратора 50 з'єднаний з четвертим входом елемента АБО 54 і першим входом елемента І 63, одинадцятий вихід дешифратора 50 з'єднаний з п'ятим входом елемента АБО 53, дванадцятий вихід дешифратора 50 з'єднаний з п'ятим входом елемента АБО 54 і першим входом елемента І 64, тринадцятий вихід дешифратора 50 з'єднаний з шостим входом елемента АБО 53, чотирнадцятий вихід дешифратора 50 з'єднаний з шостим входом елемента АБО 54 і першим входом елемента І 65, п'ятнадцятий вихід дешифратора 50 з'єднаний з сьомим входом елемента АБО 53, шістнадцятий вихід дешифратора 50 з'єднаний з сьомим входом елемента АБО 54 і першим входом елемента І 66, сімнадцятий вихід деши фратора 50 з'єднаний з восьмим входом елемента АБО 53, вісімнадцятий вихід деши фратора 50 з'єднаний з восьмим входом елемента АБО 54 і першим входом елемента І 67, дев'ятнадцятий вихід дешифратора 50 з'єднаний з дев'ятим входом елемента АБО 53, двадцятий вихід деши фратора 50 з'єднаний з дев'ятим входом елемента АБО 54 і першим входом елемента І 68, двадцять перший вихід дешифратора 50 з'єднаний з десятим входом елемента АБО 53, двадцять другий вихід деши фратора 50 з'єднаний з десятим входом елемента АБО 54 і першим входом елемента І 69, двадцять третій вихід де шифратора 50 з'єднаний з одинадцятим входом елемента АБО 53, двадцять четвертий вихід дешифратора 50 з'єднаний з одинадцятим входом елемента АБО 54 і першим входом елемента І 70, двадцять п'ятий вихід деши фратора 50 з'єднаний з двонадцятим входом елемента АБО 53, двадцять шостий вихід деши фратора 50 з'єднаний з двонадцятим входом елемента АБО 54 і першим входом елемента І 71, двадцять сьомий вихід дешифратора 50 з'єднаний з тринадцятим входом елемента АБО 53, двадцять восьмий вихід дешифратора 50 з'єднаний з тринадцятим входом елемента АБО 54 і першим входом елемента І 72, двадцять дев'ятий вихід дешифратора 50 з'єднаний з чотирнадцятим входом елемента АБО 53, тридцятий вихід деши фратора 50 з'єднаний з чотирнадцятим входом елемента АБО 54 і першим входом елемента І 73, тридцять перший вихід дешифратора 50 з'єднаний з п'ятнадцятим входом елемента АБО 53, тридцять другий ви хід деши фратора 50 з'єднаний з п'ятнадцятим входом елемента АБО 54 і першим входом елемента І 74, тридцять третій вихід дешифратора 50 з'єднаний з шістнадцятим входом елемента АБО 53, тридцять четвертий вихід дешифратора 50 з'єднаний з шістнадцятим входом елемента АБО 54 і першим входом елемента І 75. Вихід елемента АБО 53 з'єднаний з тактовим входом лічильника 55. Вихід елемента АБО 54 з'єднаний з тактовим входом лічильника 56. Виходи лічильника 56 з'єднані з входами постійного запам'ятовуючого пристрою 59. Виходи лічильника 48 по виходу 41 блока керування 18 з'єднані з адресними входами блока оперативної пам'яті 1. Вихід тригера 57 по виходу 42 блока керування 18 з'єднаний з входом дозволу читання блока оперативної пам'яті 1. Вихід тригера 58 по виходу 42 блока керування 18 з'єднаний з входами дозволу читання блоків постійної пам'яті 2-17. Виходи постійного запам'ятовуючого пристрою 59 по виходу 43 блока керування 18 з'єднані з адресними входами мультиплексора 19. Вихід елемента І 60 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 21. Вихід елемента І 61 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 22. Вихід елемента 162 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 23. Вихід елемента І 63 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 24. Вихід елемента I 64 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 25. Вихід елемента І 65 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 26. Вихід елемента І 66 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 27. Вихід елемента І 67 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 28. Вихід елемента І 68 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 29. Вихід елемента І 69 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 30. Вихід елемента І 70 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 31. Вихід елемента І 71 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 32. Вихід елемента І 72 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 33. Вихід елемента І 73 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 34. Вихід елемента 174 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 35. Вихід елемента І 75 по виходу 44 блока керування 18 з'єднаний з входом дозволу запису регістра 36. Вихід елемента АБО 53 по ви ходу 45 блока керування 18 з'єднаний з входом дозволу запису регістра 38. Виходи лічильника 55 по виходу 45 блока керування 18 з'єднані з адресними входами мультиплексора 37. Робота запропонованого пристрою здійснюється за 16 циклів по 34 такти в кожному та полягає в наступному. Перед початком роботи в блок оперативної пам'яті 1 записаний вхідний вектор v={v1, v2,...,v16} в двійковому коді, причому V1 Î GF(28). В блоки постійної пам'яті 2-17 за адресою V1=0¸255 записані результати множення в полі GF(28) у виді {P(vi×wij)}, де Р(Х) - перехід від десяткового представлення елемента поля GF(28) до двійкового представлення; w - елемент порядку n у полі GF(q m); і - номер точки вхідного вектору; j - номер точки вихідного вектору. Регістри 21-36, регістр 38, тригер 47, лічильники 48, 49, 55 і 56, тригери 57 і 58 у н ульовому стані. На виході деши фратора 50 під час роботи пристрою формується унітарний код такту, причому рівень "1" буде тільки на одному з його виходів. Постійний запам'ятовуючий пристрій 59 містить для кожного з тактів 4, 6,...,34 циклів 1-16 адреси, що використовують для адресації мультиплексора 19 з метою здіснення математичного способу знаходження вихідного вектора при реалізації 16-точкового усіченого перетворення Фур'є в полі GF(28). По сигналу "Запуск обробки", що надходить по входу 39 пристрою, тригер 47 встановлюється в одиничний стан, сигнал "1" з виходу тригера 47 надходить на вхід генератора тактових імпульсів 46, що починає формувати послідовність тактових імпульсів, які надходять на рахунковий вхід лічильника 49 та другі входи елементів І 60-І 75. Цикл 1. На першому такті формується рівень "1" на першому виході деши фратора 50, що встановлює тригер 57 в одиницю. Рівень "1" з виходу тригера 57 через вихід 42 блока керування 18 поступає на вхід дозволу читання блока оперативної пам'яті 1, на виході якого формується двійкове представлення числа v1). На другому такті формується рівень "1" на другому виході дешифратора 50, що встановлює тригер 58 в одиницю. Рівень "1" з виходу тригера 58 через вихід 42 блока керування 18 поступає на входи дозволу читання блоків постійної пам'яті 2-17. При цьому на виходах блоків постійної пам'яті 2-17 формується двійкове представлення результату множення vi×wij у полі GF(28). Двійкове представлення результату множення з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На третьому такті формується рівень "1" на третьому виході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 21. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 22. На четвертому такті формується рівень "1" на четвертому ви ході дешифратора 50, що з ви ходу елемента І 60 через вихід 44 блокакерування 18 записує до регістра 21 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з четвертого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На п'ятому такті формується рівень "1" на п'ятому виході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 22. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 23. На шостому такті формується рівень "1" на шостому ви ході дешифратора 50, що з ви ходу елемента І 61 через вихід 44 блока керування 18 записує до регістра 22 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з шостого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На сьомому такті формується рівень "1" на сьомому виході деши фратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 23. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 24. На восьмому такті формується рівень "1" на восьмому виході дешифратора 50, що з виходу елемента І 62 через вихід 44 блока керування 18 записує до регістра 23 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з восьмого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На дев'ятому такті формується рівень "1" на дев'ятому виході деши фратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 24. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 25. На десятому такті формується рівень "1" на десятому виході дешифратора 50, що з виходу елемента І 63 через вихід 44 блока керування 18 записує до регістра 24 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з десятого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На одинадцятому такті формується рівень "1" на одинадцятому ви ході дешифратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 25. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 26. На дванадцятому такті формується рівень "1" на дванадцятому ви ході дешифратора 50, що з ви ходу елемента І 64 через вихід 44 блока керування 18 записує до регістра 25 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з дванадцятого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На тринадцятому такті формується рівень "1" на тринадцятому ви ході дешифратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 26. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 27. На чотирнадцятому такті формується рівень "1" на чотирнадцятому виході дешифратора 50, що з виходу елемента І 65 через вихід 44 блока керування 18 записує до регістра 26 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з чотирнадцятого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На п'ятнадцятому такті формується рівень "1" на п'ятнадцятому виході деши фратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 27. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 28. На шістнадцятому такті формується рівень "1" на шістнадцятому виході дешифратора 50, що з виходу елемента І 66 через вихід 44 блока керування 18 записує до регістра 27 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з шістнадцятого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На сімнадцятому такті формується рівень "1" на сімнадцятому ви ході дешифратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 28. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 29. На вісімнадцятому такті формується рівень "1" на вісімнадцятому виході деши фратора 50, що з ви ходу елемента І 67 через вихід 44 блока керування 18 записує до регістра 28 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з вісімнадцятого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і війкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На дев'ятнадцятому такті формується рівень "1" на дев'ятнадцятому ви ході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 29. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 30. На двадцятому такті формується рівень "1" на двадцятому ви ході дешифратора 50, що з ви ходу елемента І 68 через вихід 44 блока керування 18 записує до регістра 29 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з двадцятого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На двадцять першому такті формується рівень "1" на двадцять першому виході деши фратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 30. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 31. На двадцять другому такті формується рівень "1" на двадцять другому ви ході дешифратора 50, що з виходу елемента І 69 через вихід 44 блока керування 18 записує до регістра 30 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з двадцять другого ви ходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з ви ходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 30, поступає на входи даних регістрів 21-36. На двадцять третьому такті формується рівень "1" на двадцять третьому виході деши фратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 31. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 32. На двадцять четвертому такті формується рівень "1" на двадцять четвертому ви ході дешифратора 50, що з виходу елемента І 70 через вихід 44 блока керування 18 записує до регістра 31 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з двадцять четвертого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На двадцять п'ятому такті формується рівень "1" на двадцять п'ятому виході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 32. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 33. На двадцять шостому такті формується рівень " 1" на двадцять шостому виході деши фратора 50, що з ви ходу елемента І 71 через вихід 44 блока керування 18 записує до регістра 32 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з двадцять шостого ви ходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На двадцять сьомому такті формується рівень "1" на двадцять сьомому виході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 33. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 34. На двадцять восьмому такті формується рівень "1" на двадцять восьмому виході дешифратора 50, що з виходу елемента І 72 через вихід 44 блока керування 18 записує до регістра 33 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з двадцять восьмого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з ви ходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На двадцять дев'ятому такті формується рівень "1" на двадцять дев'ятому виході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 34. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 35. На тридцятому такті формується рівень "1" на тридцятому ви ході дешифратора 50, що з ви ходу елемента І 73 через вихід 44 блока керування 18 записує до регістра 34 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з тридцятого виходу дешифратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З ви ходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На тридцять першому такті формується рівень " 1" на тридцять першому ви ході дешифратора 50, що з виходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 35. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 збільшує своє значення на одиницю. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 36. На тридцять другому такті формується рівень "1" на тридцять другому ви ході деши фратора 50, що з виходу елемента І 74 через вихід 44 блока керування 18 записує до регістра 35 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з тридцять другого ви ходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з ви ходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. На тридцять третьому такті формується рівень "1" на тридцять третьому виході деши фратора 50, що з ви ходу елемента АБО 53 через вихід 45 блока керування 18 по передньому фронту імпульсу в регістр 38 через мультиплексор 37 записує значення, що міститься у регістрі 36. По задньому фронту імпульсу з виходу елемента АБО 53 лічильник 55 встановлюється в 0. Двійковий код з виходу лічильника 55 через вихід 45 блока керування 18 поступає на адресні входи мультиплексора 37 та комутує на вхід даних регістра 38 вихід регістра 21. На тридцять четвертому такті формується рівень "1" на тридцять четвертому виході дешифратора 50, що з виходу елемента І 75 через вихід 44 блока керування 18 записує до регістра 36 результат складання по модулю два результату множення v1 у полі GF(28) зі значенням, що міститься на виході регістра 38. Рівень "1" з тридцять четвертого виходу деши фратора 50 поступає на елемент АБО 54. По передньому фронту імпульсу з виходу елемента АБО 54 лічильник 56 збільшує своє значення на одиницю. При цьому з виходу постійного запам'ятовуючого пристрою 59 через вихід 43 блока керування 18 на адресних входах мультиплексора 19 встановлюється новий адрес і двійкове представлення результату множення v1 у полі GF(28) з виходу відповідного блока постійної пам'яті (2-17) через мультиплексор 19 поступає на другий вхід блока 20. З виходу блока 20 результат складання по модулю два результату множення зі значенням, що міститься на виході регістра 38, поступає на входи даних регістрів 21-36. По задньому фронту імпульсу з ви ходу елемента 151 через формувач фронтів 52 здійснюється збільшення на одиницю лічильника 48, обнуління лічильника 49 та встановлення в "0" тригерів 57 і 58. Двійковий код з виходу лічильника 48 через вихід 41 блока керування 18 встановлює на адресних входа х блока оперативної пам'яті 1 адресу для зчитування двійкового представлення числа v2 . Цикли 2, 3,...,16 здійснюються аналогічно циклу 1 за винятком того, що всі операції здійснюються з використанням двійкового представлення чисел v2, V3 ,...,v16 відповідно. Після завершення останнього такту шістнадцятого циклу на виході переповнення лічильника 48 формується рівень "1", що скидає тригер 47 у нульовий стан, а пристрій повертається у початковий стан, при цьому з виходу 40 пристрою через мультиплексор 37 і регістр 38 зчитують остаточний результат, що міститься на виходах регістрів 21-36. Джерела інформації: 1. А.с. 1569847 СССР, МКИ G06F15/332. Устройство для быстрого действительного преобразования ХартлиФур'є /С.Н. Демиденко, Э.Б. Куновский, О.В. Малашонок, Е.М. Левин. - №4473106; Заяв. 10.08.88, Опубл. 7.06.90, Бюл. №21. 2. Деклараційний патент №4264U України, 7МПК G06F7/04. Пристрій для обчислення усіченого перетворення Фур'є в остаточни х класах /Дуденко С.В., Рубан І.В., Третяк В.Ф., С умцов Д.В. - №2004032321; Заяв. 30.03.2004, Опубл. 17.01.2005, Бюл. №1. -4с. іл. 3. Деклараційний патент на корисну модель №14431U України, МПК (2006) G06F5/00 G06F17/14. Пристрій для обчислення усіченого перетворення Фур'є в залишкових классах /Дуденко С.В., Рубан І.В., Алексєєв С.В., Колмиков М.М., Калачова В.В. - № u200510997; Заяв. 21.11.2005, Опубл. 15.05.2006, Бюл. №5. - 6с. іл. 4. Рубан И.В., Дуденко С.В. Оптимизация теоретико-числовых преобразований //Інформаційно-керуючі системи на залізничному транспорті. -2002. -№6. -С.47-49.