Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами

Реферат: Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок. Введено: перший, другий, третій і четвертий синхронні DL-тригери зі входом асинхронної установки у нульовий стан; третій, четвертий і п'ятий елементи І, елемент І-НІ, третій і четвертий елементи АБО. UA 101053 U (12) UA 101053 U UA 101053 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід. (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. № 30, 1972). Недолік відомих пристроїв - обмежені функціональні можливості, обумовлені налагоджуванням на фіксований режим параметрів імпульсів. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, (патент на корисну модель України № 53542 від 11.10.2010), який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двох входових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід Dтригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування імпульсів на виході формувача, відповідно до корисної моделі введено: перший, другий, третій і четвертий синхронні DL-тригери зі входом асинхронної установки у нульовий стан; третій, четвертий і п'ятий елементи І, елемент І-НІ, третій і четвертий елементи АБО, при цьому, перший і другий DL-тригери утворюють перший циклічний пристрій, виконаний за схемою лічильника Джонсона, третій і четвертий утворюють другий циклічний пристрій, також виконаний за схемою лічильника Джонсона, 1 UA 101053 U 5 10 15 20 25 30 35 40 45 50 55 прямий вихід першого (третього) DL-тригера з'єднано зі входом D другого (четвертого) DLтригера, інверсний вихід другого (четвертого) DL-тригера з'єднано зі входом D першого (третього) DL-тригера; прямі виходи першого і другого DL-тригерів з'єднано зі входами третього елемента АБО, вихід якого з'єднано зі входом дозволу режиму завантаження лічильника, другим входом першого елемента АБО, першими входами третього і четвертого елементів І; прямі виходи третього і четвертого DL-тригерів з'єднано зі входами четвертого елемента АБО, вихід якого з'єднано зі входом другого елемента АБО і входом другого інвертора; вихід другого інвертора з'єднано з другим входом третього елемента І; вихід переповнювання лічильника з'єднано з інверсними входами L першого і другого DL-тригерів і першим входом елемента І-НІ, другий вхід якого з'єднано з другим входом третього елемента І і виходом другого інвертора; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби лічильника; вихід четвертого елемента І з'єднано зі входом другого елемента АБО, вихід якого утворює вихід формувача; тактові входи DL-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан DL-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: реверсивний двійковий лічильник 1, налагоджений на режим віднімання (U=0), який має вхід подачі тактових імпульсів С, вхід дозволу синхронного паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід R асинхронної установки у нульовий стан, вихід переповнювання Р 4; перший 2, другий 3, третій 15 і четвертий 16 синхронні DL-тригери; перший 15 і синхронний D-тригер 7 зі входами R асинхронної установки у нульовий стан; інвертор 4; перший 10, другий 14, третій 17, четвертий (18) елементи АБО; перший 8, другий 9, третій 12, четвертий 13 елементи І; елемент І-НІ 11; ланцюжок з послідовно сполучених резистора 5 і конденсатора 6, підключеного до джерела живлення +Е. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом тригера 7, з одним входом елементів 8, 9. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R асинхронної установки у нульовий стан тригерів 2, 3, 15, 16 і лічильника. Прямий вихід тригера 2 з'єднано зі входом D тригера 3 і входом елемента АБО 17. Інверсний вихід тригера 3 з'єднано зі входом D тригера 2. Прямий вихід тригера 3 з'єднано з другим входом елемента АБО 17, вихід якого з'єднано зі входом дозволу режиму завантаження лічильника, другим входом елемента АБО 10, першими входами елементів І 12, 13. Вихід переповнювання лічильника з'єднано з інверсними входами L тригерів 2, 3 і першим входом елемента І-НІ 11, другий вхід якого з'єднано з другим входом елемента І 13, виходом інвертора 18. Прямий вихід тригера 15 з'єднано зі входом D тригера 16 і входом елемента АБО 19, вихід якого з'єднано зі входом елемента АБО 14 і входом інвертора 18. Інверсний вихід тригера 16 з'єднано зі входом D тригера 15 і другим входом елемента АБО 19, вихід якого утворює вихід формувача. Вихід інвертора 18 з'єднано з другим входом елемента І 13. Вихід елемента І 12 з'єднано з інверсними входами L тригерів 15, 16. Вихід елемента І-НІ 11 з'єднано зі входом дозволу режиму лічби лічильника. Входи паралельного завантаження D0-D3 лічильника утворюють входи d0-d3 налагодження формувача на задану тривалість паузи проміж імпульсами в серії. Тактової входи тригерів 2, 3, 15, 16 і лічильника сполучені між собою, створюючи вхід С формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора. Входи асинхронної установки у нульовий стан тригерів 2, 3, 15, 16 і лічильника з'єднано з виходом елемента І 9. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Другий вхід елемента 8 утворює вхід подачі імпульсів зупинки (Stop) формування вихідних імпульсів. Перший і другий, а також третій і четвертий DL-тригери утворюють циклічні пристрої з послідовністю переходів 00-01-11-10-00 (0-1-3-2-0). Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильника. 2 UA 101053 U 5 10 15 20 25 30 35 40 45 50 55 60 Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення тригери і лічильник переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виході переповнювання Р4 лічильника, що веде до формування рівня 0 на виході елемента 4, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет відносно до всіх останніх режимів, то до тих пор поки на вході елемента 9 (а отже і на його виході) зберігатиметься рівень логічного нуля, нульовий стан тригерів і лічильника залишатиметься незмінним. Під час вступу імпульсу запуску Start на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан Q=1, формуючи рівень логічної одиниці на вході і виході елемента 4, а отже на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Нульове значення сигналу з виходу елемента 17, яке поступає на вхід L лічильника, готує його до переходу у стан d3d2d1d0. Нульове значення сигналу з виходу елемента 12, яке надходить на входи L DL-тригерів 15, 16 готує тригер 15 до переходу в одиничний стан. Нульове значення сигналу з виходу переповнення, яке надходить на входи L DL-тригерів 1, 2, готує тригер 1 до переходу в одиничній стан. І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається перехід DL-тригерів 2, 15 в одиничний стан і паралельне завантаження лічильника значеннями сигналів, що подаються на відповідні входи D0-D3, тобто лічильник переходить у стан d3d2d1d0, перший і другий циклічні пристрої у стан 01, що веде до формування одиничного значення на виході переповнення і на прямих виходах DL-тригерів 2, 15. У результаті лічильник і DL-тригери 2, 3, 15 переходять у режим зберігання. Під час вступу наступного тактового імпульсу стан лічильника і DL-тригерів 2, 3, 15 залишиться незмінним, а - тригер 16 переходить в одиничний стан. Під час вступу наступного тактового імпульсу стан лічильника і тригерів 2, 3, 16 залишиться незмінним, а тригер 15 переходить у нульовий стан. Під час вступу наступного тактового імпульсу стан лічильника і DLтригерів 2, 3, 15 залишиться незмінним, а тригер 16 переходить у нульовий стан, що веде до переходу лічильника у режим лічби (віднімання), a DL-тригерів у режим зберігання. Під час вступу наступного і подальших тактових імпульсів зміст лічильника буде зменшуватися, а стан DL-тригерів залишатися незмінним доти, поки зміст лічильника не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення, у результаті чого лічильник переходіть у режим зберігання, а перший циклічний пристрій (тригери 2, 3) у режим переходу і тоді під час вступу чергового тактового імпульсу відбувається перехід DL-тригера 3 в одиничний стан, одиничний стан DL-тригера 2 залишиться незмінним. Під час вступу наступного тактового імпульсу відбувається перехід DL-тригера 2 у нульовий стан, одиничний стан DL-тригера 3 залишиться незмінним. Під час вступу наступного тактового імпульсу відбувається перехід DLтригера 3 у нульовий стан. Нульовий стан лічильника, тригерів 2, 15, 16 залишиться незмінним, тобто формувач повертається в вихідний стан. Під час вступу подальших тактових імпульсів процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході елемента 14 генерується періодична послідовність серій імпульсів, що містять два імпульси, тривалість яких дорівнює 3Т. Тривалість паузи між імпульсами в серії дорівнює DT, тривалість паузи між серіями імпульсів дорівнює Т Зупинка процесу формування вихідної послідовності імпульсів здійснюється подачею імпульсу, відповідного рівню логічного нуля, на вхід зупинки (Stop), що формує активний рівень сигналу на вході R асинхронної установки D-тригера 7, що призводить до переходу його у нульовий стан (Q=0). Імпульс Stop, як правило, асинхронний відносно до імпульсів зовнішнього генератора і до стану лічильника. Якщо після подання імпульсу Stop перший циклічний пристрій знаходитиметься у нульовому стані, то при переході тригера 7 у нульовий стан на входах елемента 10 і його виході буде сформований рівень 0, обумовлюючи рівень 0 на вході та виході елемента І 9, що призведе до блокування нульового стану тригерів і лічильника, а отже, до припинення процесу генерації. Якщо стан першого циклічного пристрою відрізняється від нульового, яке характеризується рівнем логічної одиниці на виході елемента АБО 17, з'єднаного зі входом елемента АБО 10, то на його виході, приєднаного до входу елемента 9, також рівень логічної одиниці. Оскільки на другому вході елемента 9 також рівень логічної одиниці, визначений напругою на конденсаторі 3 UA 101053 U 5 10 15 6, який зарядився при включенні джерела живлення, то на виході елемента І 9, а отже, і на входах R лічильника і тригерів буде рівень логічної одиниці. Звідси витікає, що після вступу імпульсу Stop припинення генерації не станеться, обумовлюючи тим самим запобігання спотворенню другого імпульсу в серії. І тільки зі вступом подальших імпульсів, коли відбуватиметься перехід лічильника і тригерів у нульовий стан, на виході елемента АБО 10 буде сформований рівень логічного 0, обумовлюючи рівень 0 на вході та виході елемента І 9, що призведе до блокування нульового стану лічильника і тригерів, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. На фіг. 2 приведений граф переходів формувача, що складається з трьох кілець (верхнє кільце - граф переходів першого циклічного пристрою, виконаного на тригерах 2, 3) друге кільце - граф переходів лічильника, нижнє кільце - граф переходів другого циклічного пристрою, виконаного на тригерах 15, 16) із загальною вершиною, відповідною нульовому стану тригерів і лічильника, а на фіг. 3 - епюри, що ілюструють роботу для варіанта налагодження D=4, що забезпечує тривалість паузи між імпульсами в серії, рівною 4Т. Тривалість першого і другого імпульсів в серії дорівнює 3Т. Тривалість паузи між серіями імпульсів дорівнює Т. На відміну від відомого пристрою формування періодичної послідовності двох-імпульсних кодових серій з програмованою тривалістю паузи між імпульсами в серії розширює функціональної можливості формувача. 20 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 25 30 35 40 45 50 55 60 Формувач періодичної послідовності двоімпульсних кодових серій з програмованими часовими параметрами, який містить: реверсивний двійковий лічильник, налагоджений на режим віднімання, який має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; синхронний D-тригер зі входом асинхронної установки у нульовий стан; інвертор; перший і другий елементи АБО; перший і другий елементи І; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двох входових елементів І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один зі входів якого з'єднано з виходом D-тригера; вихід переповнювання лічильника з'єднано зі входом інвертора; входи паралельного завантаження даних лічильника утворюють входи програмування формувача на задані часові параметри імпульсів на виході формувача; вихід другого елемента І з'єднано зі входами асинхронної установки лічильника у нульовий стан; тактовий вхід лічильника утворює вхід формувача - вхід подачі періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера утворює вхід подачі імпульсів запуску формування імпульсів на виході формувача; другий вхід першого елемента І утворює вхід подачі імпульсів зупинки формування імпульсів на виході формувача, який відрізняється тим, що введено: перший, другий, третій і четвертий синхронні DL-тригери зі входом асинхронної установки у нульовий стан; третій, четвертий і п'ятий елементи І, елемент І-НІ, третій і четвертий елементи АБО, при цьому перший і другий DL-тригери утворюють перший циклічний пристрій, виконаний за схемою лічильника Джонсона, третій і четвертий - утворюють другий циклічний пристрій, також виконаний за схемою лічильника Джонсона, прямий вихід першого (третього) DL-тригера з'єднано зі входом D другого (четвертого) DL-тригера, інверсний вихід другого (четвертого) DLтригера з'єднано зі входом D першого (третього) DL-тригера; прямі виходи першого і другого DLтригерів з'єднано зі входами третього елемента АБО, вихід якого з'єднано зі входом дозволу режиму завантаження лічильника, другим входом першого елемента АБО, першими входами третього і четвертого елементів І; прямі виходи третього і четвертого DL-тригерів з'єднано зі входами четвертого елемента АБО, вихід якого з'єднано зі входом другого елемента АБО і входом другого інвертора; вихід другого інвертора з'єднано з другим входом третього елемента І; вихід переповнювання лічильника з'єднано з інверсними входами L першого і другого DLтригерів з першим входом елемента І-НІ, другий вхід якого з'єднано з другим входом третього елемента І і виходом другого інвертора; вихід елемента І-НІ з'єднано зі входом дозволу режиму лічби лічильника; вихід четвертого елемента І з'єднано зі входом другого елемента АБО, вихід якого утворює вихід формувача; тактові входи DL-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан DL-тригерів з'єднано з виходом другого елемента І. 4 UA 101053 U 5 UA 101053 U Комп’ютерна верстка Л. Бурлак Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 6