Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами

Реферат: Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході, при якому введено: циклічний пристрій (третій лічильник), виконаний на двох JK-тригерах, перший з яких має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, другий JK-тригер має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому, інверсний вихід першого JK-тригера з'єднано з прямим входом K другого JK-тригера; інверсний вихід другого JK-тригера з'єднано з UA 103537 U (12) UA 103537 U прямим входом J першого JK-тригера; перший, другий, третій, четвертий, п'ятий і шостий драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід дозволу виходу; одноіменні виходи першого, другого і третього драйверів об'єднані з відповідними входами паралельного завантаження даних першого лічильника, при цьому входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодовій серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодовій серії на виході формувача, входи даних третього драйвера утворюють входи програмування формувача на задану тривалість третього імпульсу в кодовій серії на виході формувача; одноіменні виходи четвертого, п'ятого і шостого драйверів об'єднані з відповідними входами паралельного завантаження даних другого лічильника, при цьому входи четвертого драйвера утворюють входи програмування формувача на задану тривалість першої паузи в кодовій серії на виході формувача, входи даних п'ятого драйвера утворюють входи програмування формувача на задану тривалість другої паузи в кодовій серії на виході формувача, входи даних шостого драйвера утворюють входи програмування формувача на задану тривалість паузи між серіями імпульсів; перший, другий і третій двовходові елементи І-НІ, при цьому входи першого елемента І-НІ з'єднано з інверсними виходами першого і другого JK-тригерів, входи другого елемента І-НІ з'єднано з прямими виходами першого і другого JK-тригерів, входи третього елемента І-НІ з'єднано з інверсним виходом першого JK-тригера і прямим виходом другого JKтригера; вихід першого елемента І-НІ з'єднано з інверсними входами дозволу виходу першого і четвертого драйверів; вихід другого елемента І-НІ з'єднано з інверсними входами дозволу виходу другого і п'ятого драйверів; вихід третього елемента І-НІ з'єднано з інверсними входами дозволу виходу третього і шостого драйверів; інверсні входи JK-тригерів з'єднано з виходом другого елемент АБО; прямий вихід другого JK-тригера з'єднано з третім входом першого елемента АБО; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. UA 103537 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до імпульсної техніки і призначена для формування періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами. Відомі формувачі, що містять кварцовий задавальний генератор, який працює в безперервному режимі, пристрій синхронізації і вихідний пристрій, що забезпечує формування необхідних імпульсів, часові параметри яких визначаються часовими параметрами імпульсів, що подаються на вхід (Тактовий генератор. Авторське свідоцтво СРСР № 307502. - Бюлетень винаходів. № 20, 1971; Тактовий генератор. АС СРСР № 354544. - Бюлетень винаходів. №30, 1972). Патенти на корисну модель України №№92197, 92200, 92500, 93717, 93720. Недолік відомих пристроїв - обмежена кількість часових параметрів імпульсної послідовності, які програмуються. Найбільш близьким за технічною суттю і результатом, що досягається, є формувач періодичної послідовності трьох імпульсних кодових серій з програмованими часовими параметрами (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний Dтригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході. Недолік відомого пристрою - обмежені функціональні можливості. В основу корисної моделі поставлено задачу удосконалення формувача періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами шляхом введення нового складу елементів і нової організації взаємних з'єднань між ними. Поставлена задача вирішується тим, що в формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами (патент на корисну модель України № 53542 від 11.10.2010), який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи 1 UA 103537 U 5 10 15 20 25 30 35 40 45 50 55 60 програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході, відповідно до корисної моделі введено: циклічний пристрій (третій лічильник), виконаний на двох JK-тригерах, перший з яких має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, другий JKтригер має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому інверсний вихід першого JK-тригера з'єднано з прямим входом K другого JK-тригера; інверсний вихід другого JK-тригера з'єднано з прямим входом J першого JK-тригера; перший, другий, третій, четвертий, п'ятий і шостий драйвери з Z-станом (високоімпедансним; на виході, кожний з яких має інверсний вхід дозволу виходу; однойменні виходи першого, другого і третього драйверів об'єднані з відповідними входами паралельного завантаження даних першого лічильника, при цьому входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодовій серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодовій серії на виході формувача, входи даних третього драйвера утворюють входи програмування формувача на задану тривалість третього імпульсу в кодовій серії на виході формувача; однойменні виходи четвертого, п'ятого і шостого драйверів об'єднані з відповідними входами паралельного завантаження даних другого лічильника, при цьому входи четвертого драйвера утворюють входи програмування формувача на задану тривалість першої паузи в кодовій серії на виході формувача, входи даних п'ятого драйвера утворюють входи програмування формувача на задану тривалість другої паузи в кодовій серії на виході формувача, входи даних шостого драйвера утворюють входи програмування формувача на задану тривалість паузи між серіями імпульсів; перший, другий і третій двоходові елементи І-НІ, при цьому входи першого елемента І-НІ з'єднано з інверсними виходами першого і другого JKтригерів, входи другого елемента І-НІ з'єднано з прямими виходами першого і другого JKтригерів, входи третього елемента І-НІ з'єднано з інверсним виходом першого JK-тригера і прямим виходом другого JK-тригера; вихід першого елемента І-НІ з'єднано з інверсними входами дозволу виходу першого і четвертого драйверів; вихід другого елемента І-НІ з'єднано з інверсними входами дозволу виходу другого і п'ятого драйверів; вихід третього елемента І-НІ з'єднано з інверсними входами дозволу виходу третього і шостого драйверів; інверсні входи JKтригерів з'єднано з виходом другого елемент АБО; прямий вихід другого JK-тригера з'єднано з третім входом першого елемента АБО; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. На фіг. 1 приведена схема формувача. Формувач містить: перший (1) і другий (2) реверсивні двійкові лічильники, кожен з яких має вхід налагодження на режим підсумовування/віднімання U, вхід подачі тактових імпульсів С, вхід дозволу паралельного завантаження L і входи подачі даних D0-D3, вхід Р0 дозволу/заборони режиму лічби, вхід асинхронної установки у нульовий стан R, вихід переповнювання Р4; синхронний D-тригер (7) зі входами асинхронної установки у нульовий стан; інвертор (3); перший (4) і другий (10) елементи АБО; перший (8) і другий (9) елементи І; ланцюжок з послідовно сполучених резистора (5) і конденсатора (6), підключеного до джерела живлення +Е;); перший 19), другий (20) і третій (21) елементи І-НІ; перший (13), другий (14), третій (15), четвертий (16), п'ятий (17) і шостий (18) драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід ОЕ дозволу виходу. Загальна точка послідовно сполучених резистора 5 і конденсатора 6 з'єднана з інформаційним входом D-тригера 7, з одним входом елементів 8, 9. Другий вхід елемента 8 утворює вхід зупинки (Stop) формування вихідних імпульсів. Вихід елемента 8 з'єднано зі входом асинхронної установки D-тригера 7 у нульовий стан. Другий вхід елемента 9 з'єднано з виходом елемента 10. Вихід елемента 9 з'єднано зі входами R 2 UA 103537 U 5 10 15 асинхронної установки у нульовий стан JK-тригерів і лічильників. Один зі входів елемента 10 поєднаний з виходом D-тригера 7, другий - з прямим виходом тригера 12, третій з виходом переповнення першого лічильника. Третій лічильник містить перший (11) і другий (12) JК - тригери. Тригер 11 має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан. Тригер 12 має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан. Інверсний вихід тригера 11 з'єднано з прямим входом K тригера 12, інверсний вихід тригера 12 з'єднано з прямим входом J тригера 11. Лічильник має три стану з послідовністю переходів 00-11-10-00 у режимі лічби. Вихід переповнювання лічильника 1, який утворює вихід F формувача, з'єднано зі входом дозволу режиму лічби лічильника 2, першим входом елемента 4 і входом інвертора 3, вихід якого з'єднано зі входом дозволу режиму лічби лічильника 1. Вихід переповнення лічильника 2 з'єднано з його входом дозволу режиму завантаження і другим входом елемента 4. Вихід елемента 4 з'єднано зі входом дозволу режиму завантаження лічильника 1 і інверсними входами J і K тригерів 11, 12. Входи елемента І-Н1 19 з'єднано з інверсними виходами ( Q1 , Q2 ) тригерів 11, 12, входи елемента І-НІ 20 з'єднано з прямими виходами (Q1, Q2) тригерів 11, 12, входи елемента І-НІ 21 20 25 30 35 40 45 50 55 з'єднано з інверсним виходом ( Q1 ) тригера 11 і прямими виходом (Q2) тригера 12. Вихід елемента І-НІ 19 (Е1) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 13, 16. Вихід елемента І-НІ 20 (Е2) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 14, 17. Вихід елемента І-НІ 21 (Е3) з'єднано з інверсними входами (ОЕ) дозволу виходу драйверів 15, 18. Однойменні виходи DO0-DO3 драйверів 13-15 об'єднані з відповідними входами D0-D3 паралельного завантаження даних лічильника 1, при цьому входи даних DI0-DI3 драйвера 13 утворюють входи b10-b13 програмування формувача на задану тривалість першого імпульсу (tи1) в кодовій серії на виході формувача, входи даних DI0-DI3 драйвера 14 утворюють входи Ь20 - Ь23 програмування формувача на задану тривалість другого імпульсу (tи2) в кодовій серії на виході формувача, входи даних DI0-DI3 драйвера 15 утворюють входи b30-b33 програмування формувача на задану тривалість третього імпульсу (tи3) в кодовій серії на виході формувача; однойменні виходи DO0-DO3 драйверів 16-18 об'єднані з відповідними входами паралельного завантаження даних D0-D3 лічильника 2, при цьому входи DI0-DI3 драйвера 16 утворюють входи d10-d13 програмування формувача на задану тривалість першої паузи (tn1) в кодовій серії на виході формувача, входи даних Dl0-Dl3 драйвера 17 утворюють входи d20-d23 програмування формувача на задану тривалість другої паузи (tn2) в кодовій серії на виході формувача, входи даних Dl0-Dl3 драйвера 18 утворюють входи d30-d3 програмування формувача на задану тривалість паузи (tn3) між серіями імпульсів. Тактові входи JK-тригерів і лічильників сполучені між собою, створюючи вхід С формувача вхід подачі безперервної періодичної послідовності імпульсів з виходу зовнішнього генератора. Тактовий вхід С тригера 7 утворює вхід подачі імпульсів запуску (Start) формування вихідних імпульсів. Заявлений формувач має новий склад елементів і нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості. Технічний результат, як наслідок цих властивостей, розширення області використання і функціональних можливостей формувача. Працює формувач в наступній послідовності. Наявність ланцюжка, що складається із поєднаних послідовно резистора 5 і конденсатора 6, підключеного до шини живлячої напруги +Е, при включенні джерела живлення протягом деякого проміжку часу формує рівень логічного нуля на вході R асинхронної установки у нульовий стан тригера 7 і входах елементів 8 та 9, забезпечуючи формування рівня логічного нуля на входах R асинхронної установки у нульовий стан тригерів і лічильників. Після закінчення перехідного процесу, пов'язаного з включенням джерела живлення тригери і лічильники переходять у нульовий стан, формуючи рівень логічного нуля відповідно на виходах Q тригерів і на виходах переповнювання Р4 лічильників, що веде до формування рівня 0 на виході елемента 10, з'єднаного зі входом елемента І 9, що забезпечує підтвердження (блокування) рівня 0 на його виході і по закінченню перехідного процесу, пов'язаного із зарядом конденсатора 6, що забезпечує рівень 0 на входах асинхронної установки у нульовий стан тригерів і лічильників. Оскільки режим асинхронної установки у нульовий стан має пріоритет по відношенню до всіх останніх режимів, то до тих пір, поки на вході елемента 9 (а отже, і на його 3 UA 103537 U 5 10 15 20 25 30 35 40 45 50 55 виході) зберігатиметься рівень логічного нуля, нульовий стан тригерів і лічильників залишатиметься незмінним. Під час вступу імпульсу запуску (Start) на тактовий вхід С тригера 7 по його фронту тригер переходить в одиничний стан (Q=l), формуючи рівень логічної одиниці на вході і виході елемента 10, а отже, на вході і виході елемента 9, що забезпечує рівень логічної одиниці на входах R тригерів і лічильників, знімаючи блокування нульового стану. Одиничне значення сигналів з інверсних виходів тригерів 11, 12 формує нульове значення сигналу Е1 на виході елемента І-НІ 19, тобто на входах ОЕ дозволу виходу драйверів 13, 16, що забезпечує формування значення В1=b13b12b11b10 на входах D3D2D1D0 лічильника 1 і значення D1=d13d12d11d10 на входах D3D2D1D0 лічильника 2. Нульове значення сигналів з виходу переповнювання лічильників 1, 2 надходить на входи елемента АБО 4 і далі на вхід дозволу паралельного завантаження L лічильника 1, готує його до прийому інформації з виходів DO0-DO3 драйвера 13 (B1=b13b12b11b10 а також на входи J і K тригерів 11, 12, готує третій лічильник до переходу у стан 11 (3). І тоді під час вступу першого (після закінчення перехідного процесу, пов'язаного із зняттям блокування) тактового імпульсу С відбувається паралельне завантаження лічильників 1, 2 значеннями сигналів, що подаються на відповідні входи D3D2D1D0, тобто лічильник 2 переходить у стан D1=d13d12d11d10, лічильник 1 переходить у стан В1=b13b12b11b10, формуючи одиничне значення на їх виходах переповнення, тобто на вході L і нульове значення на вході Р0 лічильника 1 і одиничне значення на входах L, Р0 лічильника 2 і на інверсних входах J і K тригерів 11, 12, що веде до переходу лічильника 1 у режим лічби, лічильника 2 і третього лічильника (тригерів 11, 12) у режим зберігання і перехід третього лічильника у стан 11 (Q2=1,Q1=1), формуючи нульове значення сигналу Е2 на виході елемента 20, тобто на входах ОЕ дозволу виходу драйверів 14, 17, що забезпечує формування значення В 2=b23b22b21b20 на входах D3D2D1D0, лічильника 1 і значення D2=d23d22d21d20 на входах D3D2D1D0 лічильника 2. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 1 у стан b13b12b11b10-1, стан лічильника 2 (d13d12d11d10) і третього лічильника (тригерів 11, 12-Q2=1,Q1=1) залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст лічильника 1 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення і рівень логічної одиниці на виході інвертора 3 (на вході Р 0 лічильника 1), рівень логічного 0 на вході Р0 лічильника 2 у результаті чого лічильник 2 переходить у режим лічби, лічильник 1 переходить у режим зберігання нульового стану, режим зберігання лічильника 3 залишиться незмінним. Під час вступу наступного тактового імпульсу відбувається перехід лічильника 2 у стан d13d12d11d10-1, нульовий стан лічильника 2 і стан (11) тригерів 11, 12 залишається незмінним. Під час вступу подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст лічильника 2 не стане рівним 0, що забезпечує рівень логічного 0 на його виході переповнення, на входах і виході елемента АБО 4, і далі на входах J і K тригерів 11, 12, готує лічильник 3 до переходу у стан 10, і на вході дозволу паралельного завантаження L лічильника 1, готує його до прийому інформації з виходів DO0-DO3 драйвера 15 (В2=b23b22b21b20). Нульове значення сигналу з виходу переповнювання лічильника 2, яке надходить на його вхід дозволу паралельного завантаження L, готує його до прийому інформації зі входів D2=d23d22d21d20. У результаті цих змін знову лічильник 1 переходить у режим лічби, лічильники 2, 3 у режим зберігання. Під час вступу наступного і подальших тактових імпульсів процеси аналогічні, до тих пір, поки зміст лічильників 1, 2 і стан циклічного пристрою не стане рівним 0, тобто формувач повертається в вихідний стан. Під час вступу подальших тактових імпульсів процеси повторюються. Таким чином, після закінчення перехідного процесу, пов'язаного із зняттям блокування, під час вступу на вхід С формувача періодичної послідовності імпульсів з періодом Т на виході переповнення лічильника 1 генерується періодична послідовність кодових серій, що містить три імпульси, тривалість яких залежить від значення даних, які подаються на входи драйверів 13, 14, 15: тривалість першого імпульсу tи1=b13b12b11b10-T, тривалість другого імпульсу tи2=b23b22b21b20 T, тривалість третього імпульсу tи3=b33b32b31b30Т. Тривалість паузи між імпульсами залежить від значення даних, які подаються на входи драйверів 16, 17, 18: тривалість першої паузи tn1=(d13d12d11d10+1)T, тривалість другої паузи tn2=(d23d22d21d20+1)T, тривалість паузи між серіями імпульсів tn3=(d33d32d31d30+1)Т. Зупинка процесу формування вихідної послідовності імпульсів здійснюється подачею імпульсу, відповідного рівню логічного нуля, на вхід зупинки (Stop), що формує активний рівень сигналу на вході R асинхронної установки D-тригера 7, що призводить до переходу його у 4 UA 103537 U 5 10 15 20 25 30 нульовий стан (Q-0). Імпульс Stop, як правило, асинхронний по відношенню до імпульсів зовнішнього генератора і до стану лічильника. Якщо у момент вступу тактового імпульсу JK-тригер 12 знаходитиметься у нульовому стані, то при переході D - тригера 7 у нульовий стан на входах елемента АБО 10 і його виході буде сформований рівень логічного 0, обумовлюючи рівень нуля на вході та виході елемента І 9, що призведе до блокування нульового стану тригерів і лічильника, а отже, до припинення процесу генерації. Якщо у момент вступу тактового імпульсу JK-тригер 12 знаходиться в одиничному стані, яке характеризується рівнем логічної одиниці на його виході, з'єднаного зі входом елемента АБО 10, обумовлюючи рівень логічної одиниці на його виході, приєднаного до входу елемента 9. Оскільки на другому вході цього елемента також рівень логічної одиниці, визначений напругою на конденсаторі 6, який зарядився при включенні джерела живлення, то на виході елемента І 9, а отже, і на входах R лічильника і JK-трігерів буде рівень логічної одиниці. Звідси витікає, що після вступу імпульсу Stop, припинення генерації не станеться, обумовлюючи тим самим запобігання спотворенню імпульсів в серії. І тільки зі вступом подальших імпульсів, коли відбуватиметься перехід лічильників 1, 2 і обох тригерів у нульовий стан, на виході елемента АБО 10 буде сформований рівень логічного 0, обумовлюючи рівень 0 на вході та виході елемента І 9, що приведе до блокування нульового стану лічильника і тригерів, а отже, до припинення процесу генерації. Зі вступом наступного імпульсу запуску усі процеси повторюються. На фіг. 2 приведений граф переходів формувача, що складається з трьох кілець (верхнє кільце - граф переходів третього лічильника, середнє кільце - граф переходів лічильника 2, нижнє кільце - граф переходів лічильника 1 із загальною вершиною, відповідною нульовому стану лічильників, а на фіг. 3 - епюри, що ілюструють роботу для варіанту налагодження: b13b12b11b10=0101=5, b23b22b21b20=0011=3, b33b32b31b30=0100=4, d13d12d11d10=0010=2, d23d22d21d20=0001=1, d33d32d31d30=0011=3, визначаючого тривалість імпульсів і паузи на виході формувача: тривалість першого імпульсу tи1=5T, тривалість другого імпульсу tи1=3Т, тривалість третього імпульсу tи3=4Т, тривалість першої паузи між імпульсами tn1=3Т, тривалість другої паузи між імпульсами tn2=2Т, тривалість третьої паузи (між серіями імпульсів) tn3=4Т. На відміну від відомого пристрою формування періодична послідовності триімпульсних кодових серій з програмованими часовими параметрами розширює функціональні можливості формувача. 35 ФОРМУЛА КОРИСНОЇ МОДЕЛІ 40 45 50 55 60 Формувач періодичної послідовності триімпульсних кодових серій з програмованими часовими параметрами, який містить: два реверсивні двійкові лічильники, кожен з яких має вхід подачі імпульсів синхронізації, вхід налагодження на режим підсумовування/віднімання, вхід дозволу режиму рахування, вхід дозволу синхронного паралельного завантаження і входи подачі даних, вхід асинхронної установки у нульовий стан, вихід переповнювання; інвертор; перший і другий елементи АБО; ланцюжок, що складається з послідовно поєднаних резистора і конденсатора; синхронний D-тригер зі входом асинхронної установки у нульовий стан, перший і другий двовходові елементи І, при цьому спільна точка послідовно сполучених резистора і конденсатора поєднана з інформаційним входом D-тригера, з одним входом першого та другого двовходового елемента І; вихід першого двовходового елемента І з'єднано зі входом асинхронної установки D-тригера у нульовий стан; другий вхід другого елемента І з'єднано з виходом першого елемента АБО, один з входів якого з'єднано з виходом D-тригера; вихід переповнювання першого лічильника, який утворює вихід формувача, з'єднано зі входом дозволу режиму лічби другого лічильника, другим входом першого елемента АБО, з першим входом другого елемента АБО і входом інвертора, вихід якого з'єднано зі входом дозволу режиму лічби першого лічильника; вихід переповнювання другого лічильника з'єднано зі входом дозволу режиму завантаження другого лічильника і другим входом другого елемента АБО; входи паралельного завантаження даних першого лічильника утворюють входи програмування формувача на задану тривалість імпульсів; входи паралельного завантаження даних другого лічильника утворюють входи програмування формувача на задану тривалість паузи між імпульсами; вихід другого елемента І з'єднано зі входами асинхронної установки лічильників у нульовий стан; тактові входи першого та другого лічильників сполучені між собою, створюючи вхід формувача - вхід подачі безперервної періодичної послідовності імпульсів з виходу 5 UA 103537 U 5 10 15 20 25 30 35 зовнішнього генератора; тактовий вхід D-тригера створює вхід подачі імпульсів запуску; другий вхід першого елемента І створює вхід подачі імпульсів зупинки формування імпульсів на виході, який відрізняється тим, що введено: циклічний пристрій (третій лічильник), виконаний на двох JK-тригерах, перший з яких має два входи J, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід K і вхід асинхронної установки у нульовий стан, другий JKтригер має два входи K, один з котрих прямий, другий інверсний, об'єднаних по І, один інверсний вхід J і вхід асинхронної установки у нульовий стан; при цьому інверсний вихід першого JK-тригера з'єднано з прямим входом K другого JK-тригера; інверсний вихід другого JK-тригера з'єднано з прямим входом J першого JK-тригера; перший, другий, третій, четвертий, п'ятий і шостий драйвери з Z-станом (високоімпедансним) на виході, кожний з яких має інверсний вхід дозволу виходу; одноіменні виходи першого, другого і третього драйверів об'єднані з відповідними входами паралельного завантаження даних першого лічильника, при цьому входи даних першого драйвера утворюють входи програмування формувача на задану тривалість першого імпульсу в кодовій серії на виході формувача, входи даних другого драйвера утворюють входи програмування формувача на задану тривалість другого імпульсу в кодовій серії на виході формувача, входи даних третього драйвера утворюють входи програмування формувача на задану тривалість третього імпульсу в кодовій серії на виході формувача; одноіменні виходи четвертого, п'ятого і шостого драйверів об'єднані з відповідними входами паралельного завантаження даних другого лічильника, при цьому входи четвертого драйвера утворюють входи програмування формувача на задану тривалість першої паузи в кодовій серії на виході формувача, входи даних п'ятого драйвера утворюють входи програмування формувача на задану тривалість другої паузи в кодовій серії на виході формувача, входи даних шостого драйвера утворюють входи програмування формувача на задану тривалість паузи між серіями імпульсів; перший, другий і третій двовходові елементи ІНІ, при цьому входи першого елемента І-НІ з'єднано з інверсними виходами першого і другого JK-тригерів, входи другого елемента І-НІ з'єднано з прямими виходами першого і другого JKтригерів, входи третього елемента І-НІ з'єднано з інверсним виходом першого JK-тригера і прямим виходом другого JK-тригера; вихід першого елемента І-НІ з'єднано з інверсними входами дозволу виходу першого і четвертого драйверів; вихід другого елемента І-НІ з'єднано з інверсними входами дозволу виходу другого і п'ятого драйверів; вихід третього елемента І-НІ з'єднано з інверсними входами дозволу виходу третього і шостого драйверів; інверсні входи JKтригерів з'єднано з виходом другого елемент АБО; прямий вихід другого JK-тригера з'єднано з третім входом першого елемента АБО; тактові входи JK-тригерів з'єднано зі входом формувача; входи асинхронної установки у нульовий стан JK-тригерів з'єднано з виходом другого елемента І. 6 UA 103537 U Комп’ютерна верстка Л. Бурлак Державна служба інтелектуальної власності України, вул. Василя Липківського, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 7