Пристрій та спосіб обробки даних

Реферат: Даний винахід належить до пристроїв обробки даних і до пристроїв обробки даних, які дозволяють поліпшити стійкість до помилок кодових бітів коду LDPC, таких як пакетні помилки або знищення бітів. Блок 21 кодування LDPC виконує кодування LDPC відповідно до матриці перевірки на парність, в якому матриця перевірки на парність, яка являє собою частину, що відповідає бітам парності коду LDPC (низької щільності з контролем парності), має ступеневу структуру й виводить код LDPC. Перемежовувач 23 парності здійснює перемежовування парності, що полягає в перемежовуванні бітів парності коду LDPC, виведеного із блока 21 кодування LDPC, в положення інших бітів парності. Даний винахід можна застосовувати, наприклад, до пристрою передачі, який передає код LDPC. UA 101485 C2 (12) UA 101485 C2 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 Галузь техніки, до якої належить винахід Даний винахід належить до пристроїв обробки даних і до способів обробки даних, і конкретно, до пристроїв обробки даних і до способів обробки даних, які дозволяють поліпшити стійкість до пакетних помилок і знищення даних, завдяки використанню коду LDPC (низької щільності з контролем парності). Рівень техніки Код LDPC має високу здатність виправляти помилки й в останні роки почав широко застосовуватись в системах передачі, в тому числі в супутникових цифрових широкомовних системах, таких як, наприклад, система DVB-S.2 що використовується в Європі (див., наприклад, непатентний документ 1). Далі, проводились дослідження для пристосування коду LDPC також до наземного цифрового мовлення наступного покоління. Недавнє дослідження виявило, що кодом LDPC забезпечується пропускна здатність, близька до межі Шенона, в міру збільшення довжини коду аналогічно турбокоду тощо. Далі, оскільки код LDPC має ту властивість, що мінімальна відстань збільшується пропорційно довжині коду, його особливість полягає в тому, що він має чудову характеристику ймовірності блокової помилки. Крім того, його перевага полягає в тому, що так зване явище стелі помилок, яке спостерігається в характеристиці декодування турбокоду тощо, спостерігається рідко. Нижче описується, зокрема, такий код LDPC, як описано вище. Слід зазначити, що код LDPC є лінійним кодом, і хоча він не обов'язково повинен бути двовимірним кодом, нижченаведений опис дається в припущенні, що він являє собою двовимірний код. Код LDPC має найбільш значиму характеристику в тому, що матриця перевірки на парність, яка визначає код LDPC, є розрідженою матрицею. Тут, розріджена матриця являє собою матрицю, в якій число елементів, значення яких рівне "1", дуже мале (матриця, в якій майже всі елементи рівні "0"). На Фіг. 1 наведено приклад матриці Н перевірки на парність коду LDPC. У матриці Н перевірки на парність по Фіг. 1 вага кожного стовпчика (вага стовпчика) (число одиниць) (вага) дорівнює "3" і вага кожного рядка (вага рядка) дорівнює "6". При кодуванні кодами LDPC (кодування LDPC), наприклад, породжуюча матриця G утворюється на основі матриці Н перевірки на парність і ця породжуюча матриця G множиться на біти двовимірної інформації для одержання кодового слова (код LDPC). Зокрема, кодувальний пристрій, який здійснює кодування LDPC, спочатку обчислює T породжуючу матрицю G, яка задовольняє виразу GH =0, разом із транспонованою матрицею Т Н , матриці Н перевірки на парність. Тут, якщо породжуюча матриця G є матрицею розмірності K  N, кодувальний пристрій множить породжуючу матрицю G на бітовий рядок (вектор u) з K інформаційних розрядів для одержання кодового слова з (= uG) з N бітів. Це кодове слово (код LDPC), згенероване кодувальним пристроєм, приймається приймаючою стороною через заздалегідь визначений тракт зв'язку. Декодування коду LDPC можна здійснювати за допомогою алгоритму, запропонованого Галагером в якості імовірнісного декодування (імовірнісне декодування), тобто алгоритму пропускання повідомлення шляхом довірчого поширення на так званому графі Таннера, що включає в себе вузол змінної (іменований також вузлом повідомлення) і вузол перевірки. в нижченаведеному описі кожний з вузлів змінної й вузлів перевірки іменується просто вузлом. Фіг. 2 ілюструє процедуру декодування коду LDPC. Слід зазначити, що в нижченаведеному описі реальне числове значення, де "0" імовірність в значенні n-го кодового розряду в коді LDPC (одного кодового слова), прийнятого приймаючою стороною, представлено в логарифмічному відношенні ймовірностей і називається прийнятим значенням u0i. Далі, повідомлення, що виходить із вузла перевірки, представлене як u j, а повідомлення, що виходить із вузла змінної, представлене як vi. Спочатку при декодуванні коду LDPC, як видно з Фіг. 2, приймається код LDPC, і повідомлення (повідомлення вузла перевірки) uj ініціалізується на "0", крім цього змінна k, яка передбачається цілою як циклічна змінна повторюваних процесів, ініціалізується на "0" на етапі S11, після чого обробка переходить до етапу S12. На етапі S12 здійснюється математична операція, що визначається виразом (1) (математична операція вузла змінної) на основі прийнятого значення u0i, отриманого шляхом прийому коду LDPC, для знаходження повідомлення (повідомлення вузла змінної) vi. Далі, здійснюється математична операція визначена виразом (2) (математична операція вузла перевірки) на основі повідомлення v i для визначення повідомлення uj. [Вираз 1] 1 UA 101485 C2 vi  uoi  dv 1  uj j1 (1) [Вираз 2]  uj  dc 1  vi  tanh    tanh   2  i1 2 5 10 15 (2) Тут, dv і dc в виразі (1) і виразі (2) є параметрами, які можуть бути обрані довільно й представляють число одиниць в вертикальному напрямку (стовпчику) і горизонтальному напрямку (рядку) матриці Н перевірки на парність. Наприклад, в випадку коду (3, 6) маємо dv=3 і dc=6. Слід зазначити, що в математичній операції вузла змінної в виразі (1) і математичній операції вузла перевірки в виразі (2) діапазон математичної операції складає від 1 до d v – 1 і від 1 до dc – 1 відповідно, тому що повідомлення, введене від ребра (лінія, що перетинає вузол змінної й вузол перевірки), від якого повідомлення повинне виводитися, не представляє об'єкта математичної операції. Між тим, математична операція вузла перевірки в виразі (2) виконується шляхом складання заздалегідь таблиці для функції R(v1, v2), представленої виразом (3), що визначається одним виходом відносно до двох входів v1 і v2, і використання цієї таблиці послідовно (рекурсивно), як представлено виразом (4). [Вираз 3] x  2 tanh 1tanh( v1 / 2) tanh( v 2 / 2)  R(v1, v 2 ) 20 (3) [Вираз 4] u j  R(v1,R(v 2 ,R(v 3 ,...R(v dc  2, v dc 1)))) 25 30 На етапі S12 змінна k набуває приросту на "1", і обробка переходить до етапу S13. На етапі S13 перевіряється чи перевищує змінна k заздалегідь задане число C раз повторного декодування. Якщо на етапі S13 визначається, що змінна k не перевищує C, обробка повертається до етапу S12, і після цього повторюється та ж сама обробка. З іншого боку, якщо на етапі S13 визначається, що змінна k перевищує С, обробка переходить до етапу S14, на якому визначається й виводиться повідомлення v i як результат декодування, що підлягає нарешті виведенню шляхом здійснення математичної операції, за виразом (5), завдяки чому процес декодування коду LDPC закінчується. [Вираз 5] vi  uoi  35 40 45 (4) dv  uj j1 (5) Тут, математична операція за виразом (5) здійснюється, на відміну від математичної операції вузла змінної за виразом (1), з використанням повідомлення u j від усіх ребер, з'єднаних з вузлом змінної. Фіг. 3 ілюструє приклад матриці Н перевірки на парність коду LDPC (3, 6) (швидкість кодування 1/2, довжина коду 12). У матриці Н перевірки на парність за Фіг. 3 вага стовпчика дорівнює 3, а вага рядка дорівнює 6 аналогічно до прикладу за Фіг. 1. Фіг. 4 ілюструє граф Таннера для матриці Н перевірки на парність за Фіг. 3. Тут на Фіг. 4 вузол перевірки представлений знаком «+», а вузол змінної представлений знаком «=». Вузол перевірки й вузол змінної відповідають рядку й стовпчику матриці Н перевірки на парність відповідно. Зв'язок між вузлом перевірки й вузлом парності є ребром і відповідає одиничному елементу в матриці перевірки на парність. Зокрема, коли елемент в j-му рядку i-го стовпчика матриці перевірки на парність дорівнює 1, i-й вузол змінної (вузол «=») зверху й j-й вузол перевірки (вузол «+») зверху з'єднані ребром. Це ребро означає, що кодовий розряд, який відповідає вузлу змінної, має обмежуючу умову, що 2 UA 101485 C2 5 10 15 відповідає вузлу перевірки. В алгоритмі добутку сум (алгоритм добутку сум), який являє собою спосіб декодування для кодів LDPC, математична операція вузла змінної й математична операція вузла перевірки здійснюються багаторазово. Фіг. 5 ілюструє математичну операцію вузла змінної, що здійснюється по відношенню до вузла змінної. По відношенню до вузла змінної повідомлення vi, що відповідає ребру, яке обчислюється, визначається математичною операцією вузла змінної за виразом (1), який використовує повідомлення u1 і u2 від інших ребер, що з'єднуються із цим вузлом змінної, і прийняте значення u0i. Крім того, повідомлення, що відповідає будь-якому іншому ребру, визначається аналогічно. Фіг. 6 ілюструє математичну операцію вузла перевірки, що здійснюється в вузлі перевірки. Тут, математична операція вузла перевірки за виразом (2) може здійснюватись, якщо переписати вираз (2) в вираз (6) за допомогою співвідношення a  b=exp{ln(|a|) + ln(|b|)}  sign(a) + sign(b). Слід зазначити, що sign(a) дорівнює 1, коли х  0, і дорівнює –1, коли х 0, то (x) =  (x). Коли функції (х) і  (х) втілені в апаратному вигляді, де вони іноді втілюються за допомогою переглядової таблиці (LUT), такі переглядові таблиці стають однією й тією ж переглядовою таблицею. Непатентний документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06). Суть винаходу Технічна задача Хоча відомо, що коди LDPC виявляють дуже високу пропускну здатність у каналі передачі даних AWGN (сукупний білий нормально розподілений шум), в останні роки стало зрозуміло, що навіть в інших каналах передачі даних вони мають більш високу здатність корекції помилок, ніж звичайні згорточні коди або сполучні коди для згорточних кодів і кодів RC (Ріда-Соломона). Коротко кажучи, якщо буде обрано код, що має гарні робочі характеристики в каналі передачі даних AWGN, тоді цей код часто має кращі характеристики, ніж інші коди, також і в інших каналах передачі даних. Зокрема, було запропоновано, що, наприклад, у випадку, коли коди LDPC застосовують для наземної цифрової широкомовної передачі, коди LDPC, прийняті в стандартах DVB-S.2 і систему модуляції, запропоновану в стандартах DVB-T, комбінують, і передбачають перемежовувач (перемежовувач бітів) для перемежовування кодових бітів коду LDPC між 3 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 кодуванням LDPC і модуляцією для поліпшення робочих характеристик кодів LDPC у каналі передачі даних AWGN. Однак у каналі передачі даних, такому як приповерхневі радіохвилі, іноді виникають пакетні помилки або знищення даних. Наприклад, у системі OFDM (ортогональне мультиплексування із частотним поділом каналів), у середовищі з багатопроменевим поширенням, в якому відношення D/U (відношення бажаної/ небажаної потужності) дорівнює 0 дБ (небажана потужність = луна, еквівалентна потужності бажаного сигналу = основний канал передачі даних), потужність певного символу стає рівною нулю (знищення) у відповідь на затримку луни (інші канали поширення, крім основного каналу). Крім того, також під час частотного тремтіння сигналу (канал передачі даних, в якому луна з нульовою затримкою й з доданою допплерівською частотою (частотою Допплера)), де D/U дорівнює 0 дБ, відбувається випадок, в якому потужність усього символу OFDM у певний момент часу зменшується до нуля (знищення) через допплерівську частоту. Крім того, іноді виникають пакетні помилки, на шляху в провідній лінії від антени до приймального пристрою або через нестабільність джерела живлення. Звичайно також у такому каналі передачі даних AWGN, в якому виникають такі пакетні помилки або помилки знищення бітів, як описано вище, використовують код корекції помилок з високими робочими характеристиками. У той же час, при декодуванні кодів LDPC, оскільки виконують математичну операцію вузла змінної відповідно до виразу (1), в якому виконують підсумовування (прийнятих значень u oi) кодових бітів LDPC, як можна бачити з описаної вище Фіг. 5, у стовпчику матриці H перевірки на парність і, отже, у вузлі змінної, що відповідає кодовому біту коду LDPC, якщо виникає помилка з кодовим бітом, що використовується для математичної операції вузла змінної, тоді знижується точність повідомлення, що визначається. Потім, оскільки при декодуванні коду LDPC повідомлення, визначене в вузлі змінної, з'єднаному з вузлом перевірки, використовується для виконання математичної операції вузла перевірки згідно з виразом (7) у вузлі перевірки, якщо кількість вузлів перевірки, де (відповідні кодові біти LDPC) множина вузлів змінної, підключених до нього, одночасно проявляють помилку (в тому числі знищення даних), стає більшим, тоді погіршуються характеристики декодування. Наприклад, якщо в двох або більше вузлах змінної, з'єднаних з вузлом перевірки, одночасно виникає знищення даних, тоді вузол перевірки повертає повідомлення про те, що ймовірність того, що значення може бути рівним 0, і ймовірність того, що значення може бути рівним 1, дорівнюють одна одній, в усіх вузлах змінної. У такому випадку ті вузли перевірки, у які було передане повідомлення про рівні ймовірності, не беруть участь в одному циклі обробки декодування (один набір математичної операції вузла змінної й математичної операції вузла перевірки), і, в результаті, потрібна більша кількість повторень обробки декодування. Отже, погіршуються характеристики декодування. Крім того, збільшується споживання енергії пристроєм 12 приймання, яке виконує декодування коду LDPC. Відповідно до цього, в наш час, потрібна технологія для поліпшення стійкості до пакетних помилок або знищення бітів, за підтримки високих робочих характеристик у каналі передачі даних AWGN. Тут було запропоновано поліпшити робочі характеристики кодів LDPC у каналі передачі даних AWGN шляхом забезпечення перемежовувача для перемежовування кодових бітів коду LDPC між кодуванням і модуляцією LDPC, як описано вище, і якщо перемежовувач дозволяє виконувати перемежовування, в результаті чого знижується ймовірність того, що множина (кодових бітів що відповідають кодам LDPC) вузлів змінної, підключених до вузла перевірки, можуть проявляти помилку, тоді можуть бути поліпшені робочі характеристики декодування. Даний винахід був розроблений з урахуванням такої ситуації, як описано вище, і дозволяє поліпшити стійкість до помилок кодових бітів для коду LDPC, таких як пакетні помилки або знищення бітів. Технічне рішення Пристрій обробки даних згідно з першим об'єктом даного винаходу являє собою пристрій обробки даних, який здійснює перемежовування даних, що включає в себе, засіб перемежовування парності, призначений для виконання перемежовування парності, що полягає в перемежовуванні бітів парності коду LDPC, отриманого шляхом виконання кодування LDPC, відповідно до матриці перевірки на парність, в якій матриця парності, яка являє собою частину, що відповідає бітам парності коду LDPC (низької щільності з контролем парності), має сходинкову структуру, індивідуально відносно положень інших бітів парності. Спосіб обробки даних згідно з одним аспектом даного винаходу являє собою спосіб обробки 4 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 даних для пристрою обробки даних, який виконує перемежовування даних, що включає в себе етап, що виконується пристроєм обробки даних, що полягає у виконанні перемежовування парності, що полягає в перемежовуванні бітів парності коду LDPC, отриманого в результаті виконання кодування LDPC що відповідає матриці перевірки на парність, в якому матриця парності, яка являє собою частину, що відповідає бітам парності коду LDPC (низької щільності з контролем парності), має сходинкову структуру, індивідуально відносно положень інших бітів парності. В одному такому аспекті даного винаходу, як описано вище, виконують перемежовування парності, що полягає в перемежовуванні бітів парності коду LDPC, отриманого в результаті виконання кодування LDPC, відповідно до матриці перевірки на парність, у якій матриця парності, що представляє собою частину, що відповідає бітам парності коду LDPC, має сходинкову структуру, індивідуально до положень інших бітів парності. Слід зазначити, що пристрій обробки даних може бути незалежним пристроєм або може являти собою внутрішній блок, який входить до складу пристрою. Сприятливі ефекти Відповідно до одного з аспектів даного винаходу може бути поліпшена стійкість до помилок кодових бітів коду LDPC. Короткий опис креслень Фіг. 1 ілюструє матрицю Н перевірки на парність коду LDPC. Фіг. 2 є блок-схемою алгоритму, що ілюструє процедуру декодування коду LDPC. Фіг. 3 ілюструє приклад матриці перевірки на парність коду LDPC. На Фіг. 4 наведено граф Таннера для матриці перевірки на парність. На Фіг. 5 наведено вузол змінної. На Фіг. 6 наведено вузол перевірки. На Фіг. 7 наведено приклад реалізації варіанта виконання системи передачі, в якій застосований даний винахід. Фіг. 8 є блок-схемою, що показує приклад виконання передавального пристрою 11. На Фіг. 9 наведено матрицю перевірки на парність. На Фіг. 10 зображено матрицю парності. На Фіг. 11 зображено матрицю перевірки на парність коду LDPC і ваги стовпчиків, що використовуються стандартом DVB-S.2. На Фіг. 12 зображено розміщення сигнальних точок 16QAM. На Фіг. 13 зображено розміщення сигнальних точок 64QAM. На Фіг. 14 зображено розміщення сигнальних точок 64QAM. На Фіг. 15 зображено розміщення сигнальних точок 64QAM. На Фіг. 16 зображено процес обробки в демультиплексорі 25. На Фіг. 17 зображено процес обробки в демультиплексорі 25. На Фіг. 18 наведено граф Таннера для декодування коду LDPC. На Фіг. 19 наведено матрицю парності Н Т, що має структуру сходинок, і граф Таннера, що відповідає цій матриці парності НТ. На Фіг. 20 наведено матрицю парності НТ для матриці перевірки на парність Н, що відповідає коду LDPC, після перемежовування за парністю. На Фіг. 21 наведено перетворену матрицю перевірки на парність. На Фіг. 22 зображено процес обробки в перемежовувачі 24 прокрутки стовпчиків. На Фіг. 23 зображено число стовпчиків в пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси запису початкових позицій. На Фіг. 24 зображено число стовпчиків в пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси запису початкових позицій. Фіг. 25 є блок-схемою алгоритму процесу передачі. На Фіг. 26 наведено модель тракту зв'язку, визначену при моделюванні. На Фіг. 27 наведено співвідношення між частотою появи помилок, визначеної з моделювання, і допплерівською частотою fd тремтіння. На Фіг. 28 наведено співвідношення між частотою появи помилок, визначеної з моделювання, і допплерівською частотою fd спотворень. На Фіг. 29 наведено блок-схему, що представляє приклад конфігурації пристрою 12 приймання. На Фіг. 30 наведено блок-схему послідовності операцій, що ілюструє обробку приймання. Фіг. 31 ілюструє приклад матриці перевірки на парність коду LDPC. Фіг. 32 ілюструє матрицю (матрицю перевірки на парність перетворення), отриману шляхом застосування заміни рядків і стовпчиків до матриці перевірки на парність. 5 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 33 наведено перетворену матрицю перевірки на парність, поділену на блоки по 55 бітів. На Фіг. 34 наведено приклад виконання декодувального пристрою, в якому математична операція вузла здійснюється спільно для Р вузлів. На Фіг. 35 наведено приклад виконання секції 56 декодування LDPC. На Фіг. 36 наведено приклад варіанту реалізації комп'ютера, до якого застосовано даний винахід. Фіг. 37 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 16 200. Фіг. 38 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 39 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 40 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 2/3 і довжини коду 64 800. Фіг. 41 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 16 200. Фіг. 42 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 43 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 44 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 45 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 3/4 і довжини коду 64 800. Фіг. 46 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 16 200. Фіг. 47 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 48 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 49 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 50 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 4/5 і довжини коду 64 800. Фіг. 51 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 16 200. Фіг. 52 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 53 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 54 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 55 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 5/6 і довжини коду 64 800. Фіг. 56 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 16 200. Фіг. 57 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 58 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 59 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 60 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 8/9 і довжини коду 64 800. Фіг. 61 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 62 ілюструє приклад таблиці початкових значень матриці перевірки на парність для швидкості кодування 9/10 і довжини коду 64 800. Фіг. 63 ілюструє приклад таблиці початкових значень матриці перевірки на парність для 6 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 швидкості кодування 9/10 і довжини коду 64 800. Фіг. 64 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 9/10 і довжини коду 64 800. Фіг. 65 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/4 і довжини коду 64 800. Фіг. 66 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/4 і довжини коду 64 800. Фіг. 67 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/3 і довжини коду 64 800. Фіг. 68 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/3 і довжини коду 64 800. Фіг. 69 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 2/5 і довжини коду 64 800. Фіг. 70 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 2/5 і довжини коду 64 800. Фіг. 71 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/2 і довжини коду 64 800. Фіг. 72 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/2 і довжини коду 64 800. Фіг. 73 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/2 і довжини коду 64 800. Фіг. 74 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 3/5 і довжини коду 64 800. Фіг. 75 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 3/5 і довжини коду 64 800. Фіг. 76 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 3/5 і довжини коду 64 800. Фіг. 77 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/4 і довжини коду 16 200. Фіг. 78 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/3 і довжини коду 16 200. Фіг. 79 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 2/5 і довжини коду 16 200. Фіг. 80 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 1/2 і довжини коду 16 200. Фіг. 81 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 3/5 і довжини коду 16 200. Фіг. 82 ілюструє приклад таблиці початкових значень матриці перевірки швидкості кодування 3/5 і довжини коду 16 200. Фіг. 83 ілюструє спосіб визначення матриці H перевірки на парність із матриці перевірки на парність. Фіг. 84 ілюструє приклад заміни кодових бітів. Фіг. 85 ілюструє приклад заміни кодових бітів. Фіг. 86 ілюструє додатковий приклад заміни кодових бітів. Фіг. 87 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 88 ілюструє результат моделювання BER. Фіг. 89 ілюструє інший результат моделювання BER. Фіг. 90 ілюструє ще один додатковий результат моделювання BER. Фіг. 91 ілюструє ще один результат моделювання BER. Фіг. 92 ілюструє приклад заміни кодових бітів. Фіг. 93 ілюструє приклад заміни кодових бітів. Фіг. 94 ілюструє додатковий приклад заміни кодових бітів. Фіг. 95 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 96 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 97 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 98 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 99 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 100 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 101 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 102 ілюструє ще один додатковий приклад заміни кодових бітів. 7 на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для на парність для вихідної таблиці UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 103 ілюструє ще один додатковий приклад заміни кодових бітів. Фіг. 104 ілюструє обробку мультиплексора 54, який являє собою блок 53 зворотного перемежовування. Фіг. 105 ілюструє обробку блоку 55 зворотного перемежовування прокрутки стовпчиків. На Фіг. 106 наведено блок-схему, що представляє інший приклад конфігурації пристрою 12 приймання. На Фіг. 107 наведено блок-схему, що представляє перший приклад конфігурації системи приймання, яку можна застосовувати в пристрої 12 приймання. На Фіг. 108 наведено блок-схему, що представляє другий приклад конфігурації системи приймання, яку можна застосовувати в пристрої 12 приймання. На Фіг. 109 наведено блок-схему, що представляє третій приклад конфігурації системи приймання, яку можна застосовувати в пристрої 12 приймання. Пояснення номерів посилань 11 Передавальний пристрій, 12 Приймальний пристрій, 21 Блок кодування LDPC, 22 Перемежовувач бітів, 23 Перемежовувач парності, 24 Перемежовувач прокрутки стовпчиків, 25 Демультиплексор, 26 Блок відображення, 27 Блок ортогональної модуляції, 31 Запам'ятовуючий пристрій, 32 Блок заміни, 51 Блок ортогональної демодуляції, 52 Блок зворотного відображення, 53 Зворотний перемежовувач, 54 Мультиплексор, 55 Перемежовувач прокрутки стовпчиків, 56 Блок декодування LDPC, 300 Запам'ятовуючий пристрій для збереження даних ребра, 301 Селектор, 302 Блок розрахунків перевірочного вузла, 303 Блок циклічного зсуву, 304 Запам'ятовуючий пристрій для збереження даних ребра, 305 Селектор, 306 Запам'ятовуючий пристрій даних приймання, 307 Блок розрахунків вузла змінної, 308 Схема циклічного зсуву, 309 Блок розрахунків декодованого слова, 310 Блок зміни компонування даних приймання, 311 Блок зміни компонування декодованих даних, 401 Шина, 402 ЦП, 403 ПЗП, 404 ОЗП, 405 Жорсткий диск, 406 Блок виводу, 407 Блок вводу, 408 Блок передачі даних, 409 Привід, 410 Інтерфейс вводу/виводу, 411 Змінні носії запису, 1001 Блок зворотної заміни, 1002 Запам'ятовуючий пристрій, 1011 Блок одержання зворотного перемежовування парності, 1021 Блок декодування LDPC, 1101 Блок одержання, 1101 Блок обробки декодування лінії передачі даних, 1103 Блок обробки декодування джерела інформації:, 1111 Блок виводу, 1121 Блок запису. На Фіг. 7 наведено приклад конфігурації варіанта реалізації системи передачі, до якої застосовано даний винахід (вираз "система" означає логічну сукупність множини пристроїв безвідносно до того, чи включені окремі складові пристрої в єдиний корпус). На Фіг. 7 система передачі містить передавальний пристрій 11 і приймальний пристрій 12. Пристрій 11 передачі являє собою, наприклад, пристрій, який виконує передачу телевізійної широкомовної програми й передає об'єктні дані, які є об'єктом передачі, такі як зображення, звукові дані тощо, у якості телевізійної широкомовної програми, наприклад, через супутниковий канал або приповерхневі хвилі. Пристрій 12 приймання являє собою, наприклад, тюнер або телевізійний приймач, призначений для приймання телевізійної широкомовної програми, і приймає об'єктні дані, передані в нього із пристрою 11 передачі. На Фіг. 8 зображено приклад конфігурації пристрою 11 передачі за Фіг. 7. На Фіг. 8 пристрій 11 передачі містить в своєму складі блок 21 кодування LDPC, перемежовувач 22 бітів, блок 26 відображення й блок 27 ортогональної модуляції. У блок 21 кодування LDPC подають об'єктні дані. Блок 21 кодування LDPC здійснює кодування LDPC для об'єктних даних, переданих у нього, відповідно до матриці перевірки на парність, в якій матриця парності із частиною, що відповідає бітам парності коду LDPC, має сходинкову структуру й видає код LDPC, в якому об'єктні дані являються інформаційними розрядами. Зокрема, блок 21 кодування LDPC виконує кодування LDPC, що полягає в кодуванні об'єктних даних в запропонований код LDPC, наприклад, у відповідності зі стандартами DVB-S.2 або DVB-T.2, і виводить код LDPC, отриманий у результаті кодування LDPC. Тут, у відповідності зі стандартом DVB-T.2, планується прийняти коди LDPC, запропоновані в стандарті DVB-S.2. Код LDPC, запропонований у стандарті DVB-S.2, є нерегулярним повторюваним кодом, що накопичується (IRA), і матриця перевірки на парність, яка являє собою матрицю перевірки на парність коду LDPC, має сходинкову структуру. Матриця перевірки на парність і сходинкова структура будуть описані нижче. Крім того, код IRA описаний, наприклад, у публікації "Irregular Repeat-Accumulate Codes, " H. Jin., A. Khandekar, and R. J. Mceliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp.1-8, Sept. 2000. Код LDPC, виведений із блоку 21 кодування LDPC, подають у перемежовувач 22 бітів. Перемежовувач 22 бітів являє собою пристрій обробки даних, призначений для 8 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 перемежовування даних й містить у собі перемежовувач 23 парності, перемежовувач 24 прокрутки стовпчиків і демультиплексор (DEMUX) 25. Перемежовувач 23 парності виконує перемежовування парності, що перемежовує біти перевірки на парність коду LDPC із блоку 21 кодування LDPC у положення інших бітів перевірки на парність, і подає код LDPC після перемежовування парності в перемежовувач 24 прокрутки стовпчиків. Перемежовувач 24 прокрутки стовпчиків виконує перемежовування прокрутки стовпчиків для коду LDPC з перемежовувача 23 парності й подає код LDPC після перемежовування прокрутки стовпчиків у демультиплексор 25. Зокрема, код LDPC передають після того, як два або більше його кодових біта будуть відображені в сигнальні точки, що представляють один символ ортогональної модуляції, блоком 26 відображення, описаним нижче. Перемежовувач 24 прокрутки стовпчиків здійснює, наприклад, таке перемежовування прокрутки стовпчиків, як описано нижче, як процес зміни компонування для кодових бітів LDPC з перемежовувача 23 парності так, що множина кодових бітів для коду LDPC, що відповідають значенню 1, що входять в один довільний рядок матриці перевірки на парність, яка використовується в блоці 21 кодування LDPC, не відображаються в один символ. Демультиплексор 25 виконує процес заміни, що полягає в заміні положень двох або більше кодових бітів для коду LDPC з перемежовувача 24 прокрутки стовпчиків, які відображаються в символ, для одержання коду LDPC, з поліпшеною стійкістю до AWGN і подає цей код LDPC у блок 26 відображення. Блок 26 відображення відображає два або більше кодових біта коду LDPC з демультиплексора 25 в сигнальні точки, визначені способом модуляції, таким як ортогональна модуляція (багатозначна модуляція), що здійснюється блоком 27 ортогональної модуляції. Зокрема, блок 26 відображення символізує код LDPC, отриманий з демультиплексора 25, у символи (значення символу), представлені сигнальними точкам, що визначаються системою модуляції, на площині IQ (сукупність IQ), визначеною віссю I, яка представляє компонент I, який перебуває у фазі з несучою частотою, і віссю Q, яка представляє компонент Q, ортогональний до несучої хвилі. Тут, у якості способу модуляції для ортогональної модуляції, що виконується блоком 27 ортогональної модуляції, прийняті способи модуляції, що включають, наприклад, спосіб модуляції, визначений у стандартах DVB-T, тобто, наприклад, доступні QPSK (квадратурна фазова маніпуляція), 16QAM (квадратурна амплітудна маніпуляція), 64QAM, 256QAM, 1024QAM, 4086QAM тощо. Який спосіб модуляції повинен використовуватися для ортогональної модуляції, що виконується блоком 27 ортогональної модуляції, визначається заздалегідь, наприклад, коли оператор використовує операцію пристрою 11 передачі. Слід зазначити, що блок 27 ортогональної модуляції може здійснювати деяку іншу ортогональну модуляцію, таку як, наприклад, 4PAM (ІАМ, імпульсно-амплітудна модуляція). Символ, отриманий блоком 26 відображення, подають у блок 27 ортогональної модуляції. Блок 27 ортогональної модуляції виконує ортогональну модуляцію несучої відповідно до символу із блоку 26 відображення, і передає сигнал модуляції, отриманий у результаті ортогональної модуляції. Тепер на Фіг. 9 представлена матриця H перевірки на парність, що використовується при кодуванні LDPC блоком 21 кодування LDPC за Фіг. 8. Матриця H перевірки на парність має структуру LDGM (матриця генерування низької щільності) і може бути представлена виразом H = [HA|HT] з інформаційної матриці HA ділянки, що відповідає інформаційним бітам, і матриці HT парності, яка відповідає бітам перевірки на парність серед кодових бітів LDPC (матриця, у якій елементи інформаційної матриці H A являють собою елементи з лівої сторони, і елементи матриці HT парності являють собою елементи з правої сторони). Тут кількість інформаційних бітів і кількість бітів перевірки на парність серед кодових бітів одного коду LDPC (одне кодове слово) називається довжиною K інформації й довжиною М парності відповідно, і кількість бітів для кодових бітів одного коду LDPC називається довжиною N коду (= K+M). Довжина K інформації й довжина М парності для коду LDPC з певною довжиною N коду залежать від швидкості кодування. У той же час, матриця H перевірки на парність являє собою матрицю, у якої кількість рядків × стовпчиків дорівнює М × N. Потім інформаційна матриця H A являє собою матрицю розміром М × K і матриця HT парності являє собою матрицю розміром М × М. На Фіг. 10 наведено матрицю HT парності матриці H перевірки на парність для коду LDPC, 9 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 запропонованого стандартом DVB-S.2. Матриця HT парності матриці H перевірки на парність коду LDPC, запропонованого відповідно до стандарту DVB-S.2, має сходинкову структуру в якій елементи зі значенням 1 розташовані у вигляді сходинок, як можна бачити на Фіг. 10. Вага рядка матриці H T парності дорівнює 1 для першого рядка, але дорівнює 2 для всіх інших рядків. У той же час, вага стовпчика дорівнює 1 для останнього стовпчика, але дорівнює 2 для всіх інших стовпчиків. Як описано вище, код LDPC матриці H перевірки на парність, у якій матриця H T парності має сходинкову структуру, може бути надійно визначений, використовуючи матрицю H перевірки на парність. Зокрема, код LDPC (одне кодове слово) представлене вектором-рядком c, і векторомT стовпчиком, який отримано шляхом транспонування вектора-рядка, і представлено як c . Крім того, частина інформаційних бітів вектора-рядка с, який являє собою код LDPC, представлена вектором-рядком А, а частина бітів перевірки на парність представлена вектором-рядком Т. Тут, у цьому випадку, вектор-рядок c може бути представлений виразом c = [A|T] з векторарядка А, інформаційних бітів, і вектора-рядка Т, бітів перевірки на парність (вектор-рядок, в якому елементи вектора-рядка A являють собою елементи з лівої сторони, і елементи векторарядка T являють собою елементи з правої сторони). Необхідно, щоб матриця H перевірки на парність і вектор-рядок с = [A|T], як код LDPC, Т задовольняли виразу Hc = 0, де матриця HT парності матриці H = [HA|HT] перевірки на парність має таку сходинкову структуру, як показано на Фіг. 10, вектор-рядок T, бітів перевірки на T парність, які формують вектор-рядок c = [A|T], який задовольняє виразу Hc =0 може бути послідовно визначений шляхом послідовної установки елементів у рядках, що починаються з T T елементів у першому рядку вектора-стовпчика Hc , у виразі Hc =0, рівними нулю. Фіг. 11 ілюструє матрицю перевірки на парність коду LDPC Н і вагу стовпчиків, визначених в стандарті DVB-S.2. Зокрема, частина А Фіг. 11 ілюструє матрицю Н перевірки на парність для коду LDPC, визначеного в стандарті DVB-S.2. Для КХ стовпчиків з першого стовпчика матриці Н перевірки на парність, вага стовпчика дорівнює Х; для наступних K3 стовпчиків вага стовпчика дорівнює 3; для наступних М-1 рядків вага стовпчика дорівнює 2; а вага останнього стовпчика дорівнює 1. Тут, КХ + K3 + М-1+1 дорівнює довжині коду N. Частина В Фіг. 11 ілюструє числа КХ, K3 і М (довжина парності), а також вагу стовпчиків в стандарті DVB-S.2. Зокрема, частина В Фіг. 11 ілюструє числа КХ, K3 і М, а також вагу Х стовпчиків, для різних швидкостей кодування кодів LDPC, запропонованих в стандарті DVB-S.2. У стандарті DVB-S.2 запропоновані довжини N кодів LDPC коду, рівні 64 800 бітів і 16 200 бітів. І, як видно з частини В Фіг. 11, для коду LDPC, довжина N якого дорівнює 64 800 бітів, запропоновано 11 швидкостей кодування (номінальних швидкостей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 і 9/10, а для коду LDPC, довжиною N 16 200 бітів, запропоновано 10 швидкостей кодування 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 і 8/9. Стосовно кодів LDPC відомо, що кодові розряди, що відповідають стовпчику матриці Н перевірки на парність, який має більшу вагу, проявляють меншу частоту появи помилок. Матриця Н перевірки на парність, запропонована в стандарті DVB-S.2 і проілюстрована на Фіг. 11, має таку особливість, що стовпчик ближче до головної сторони (лівої сторони) має більшу вагу. Відповідно, код LDPC, що відповідає цій матриці Н перевірки на парність, має таку особливість, що кодовий розряд ближчий до початку є більш стійким до помилок (має більшу стійкість до помилок), а кодовий розряд ближчий до хвоста, є менш стійким до помилок. Фіг. 12 ілюструє розміщення 16 символів (сигнальних точок, що відповідають 16 символам) на площині IQ, коли секцією 27 ортогональної модуляції за Фіг. 8 здійснюється 16QAM. Зокрема, частина А Фіг. 12 ілюструє символи 16QAM. 4 В 16QAM один символ представляє 4 біта, і існує 16 (= 2 ) символів. Далі, ці 16 символів розташовані так, що вони утворюють квадратну форму з 4  4 символів в напрямку I  напрямок Q із центром в початку координат площини IQ. Тепер, якщо 4 біта, представлені одним символом відповідно до 16QAM, будуть представлені як y0, y1, y2 і y3, у порядку від старшого значущого біта, тоді якщо система модуляції являє собою 16QAM, 4 кодових біта коду LDPC відображаються в символ з 4 бітів y 0y3, які збігаються із цими 4 бітами за допомогою блоку 26 відображення (Фіг. 8). В частині B Фіг. 12 позначені розрядні границі 4 бітів (тут і надалі, біт називається також символьним розрядом), y0-y3, представлених символом 16QAM. 10 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Тут, розрядна границя, пов'язана із розрядом yi (i=0, 1, 2, 3 на Фіг. 12) задовольняє границі між символом, біт yi якого дорівнює 0, і іншим символом, біт yi якого дорівнює 1. Як видно з частини В Фіг. 12, що стосується найбільш значущого розряду y0 з числа 4 розрядів у0-у3, представлених символом в 16QAM, тільки одне місце розташування по осі Q на площині IQ представляє символьну границю, а що стосується другого розряду y1 (другий за значимістю біт), тільки одне місце розташування по осі I на площині IQ представляє символьну границю. Далі, що стосується третього розряду y2, то кожен з двох варіантів розташування між першим і другим стовпчиками та між третім і четвертим стовпчиками 4  4 символів представляє границю. Далі, що стосується четвертого розряду y3, то кожен з двох варіантів розташування між першим і другим рядками та між третім і четвертим рядками з 4  4 символів представляє границю. Розряд y1, представлений символом, менш здатний стати помилковим при зростанні числа символів, рознесених від границі, але більш здатний стати помилковим при зростанні числа символів, розташованих ближче до розрядної границі. Якщо біт, який має меншу здатність стати помилковим (нечутливий до помилки), називається "сильним бітом", а біт, який має більшу здатність стати помилковим (більш чутливий до помилки), називається "слабким бітом", то відносно 4 розрядів у 0-у3, представлених символами в 16QAM, найбільш значущий розряд y0 і другий розряд y1 є сильними бітами, а третій розряд y2 і четвертий розряд y3 є слабкими бітами. Фіг. 13-15 ілюструють розміщення 64 символів (сигнальних точок, що відповідають 64 символам) на площині IQ, коли секцією 27 ортогональної модуляції за Фіг. 8 здійснюється 64QAM. 6 В 64QAM один символ представляє 6 бітів, і існує 64 (= 2 ) символів. Далі, ці 64 символи розміщені так, що вони складають квадрат з 8  8 символів в напрямку I  напрямок Q із центром в початку координат площини IQ. Тепер, якщо припустити, що 6 бітів, що представлені одним символом 64QAM, будуть представлені як y0, y1, y2, y3, y4 і y5, в порядку від старшого значущого біта, тоді у випадку, коли система модуляції являє собою 64QAM, 6 кодових бітів для коду LDPC будуть відображені в символ з 6 бітів y0-y5, що збігаються з 6 бітами. Тут, на Фіг. 13, позначені границі біта для старшого значущого біта y0 і другого біта y1 з 6 бітів y0-y5, представлених символами 64QAM; на Фіг. 14 позначені границі біта для третього біта y2 і четвертого біта y3; і на Фіг. 15 позначені границі біта для п'ятого біта y4 і шостого біта y5. Як можна бачити з Фіг. 13, кількість границь бітів для кожного зі старшого значущого біта y 0 і другого біта y1 дорівнює одиниці. У той же час, як можна бачити з Фіг. 14, кількість границь біта для кожного із третього біта y2 і четвертого біта y3 дорівнює двом, і як можна бачити з Фіг. 15, кількість границь бітів для кожного з п'ятого біта y4 і шостого біта y5 дорівнює чотирьом. Відповідно до цього, серед 6 бітів y0-y5, представлених символами 64QAM, старший значущий біт y0 і другий біт y1, являють собою найсильніші біти, третій біт y2 і четвертий біт y3 є другими за силою бітами. Потім п'ятий біт y4 і шостий біт y5 являють собою найбільш слабкі біти. З Фіг. 12 і далі з Фіг. 13-15 можна бачити, що відносно розрядів символів ортогональної модуляції є така тенденція, що біт високого порядку є сильним бітом, а біт низького порядку є слабким бітом. Тут, як описано вище з посиланням на Фіг. 11, код LDPC, виведений із секції 21 кодування LDPC (Фіг. 8), містить в собі кодові розряди, які нечутливі до помилок, і кодові розряди, які більш чутливі до помилок. При цьому, як описано вище з посиланням на Фіг. 12-15, розряди символів ортогональної модуляції, що здійснюється секцією 27 ортогональної модуляції, містять в собі сильні біти та слабкі біти. Відповідно до цього, якщо здійснюють відображення, що полягає у виділенні кодового біта коду LDPC, що має низьку стійкість до помилки для слабкого біта символу ортогональної модуляції, тоді стійкість до помилок в цілому знижується. Тому був запропонований перемежовувач, який виконує перемежовування кодових бітів для коду LDPC, таким чином, що виконують відображення, що полягає у виділенні кодовихбітів для коду LDPC, які мають низьку стійкість до помилок, на сильні біти символу ортогональної модуляції. Демультиплексор 25 за Фіг. 8 здійснює обробку перемежовувача. Зокрема, частина А Фіг. 16 ілюструє приклад функціонального виконання демультиплексора 25. 11 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Демультиплексор 25 містить в своєму складі пам'ять 31 і секцію 32 заміни. В пам'ять 31 подається код LDPC. Пам'ять 31 має ємність зберігання для зберігання mb бітів в (горизонтальному) напрямку рядка й для зберігання N/(mb) бітів в (вертикальному) напрямку стовпчика. Пам'ять 31 записує подані в неї кодові розряди коду LDPC в напрямку стовпчика й зчитує кодові розряди в напрямку рядка, а потім подає зчитані кодові розряди в секцію 32 заміни. Тут m являє собою кількість бітів для кодових бітів LDPC, що відображаються в один символ, і b являє собою задане додатне ціле число і є множником, для множення m на ціле число. У той же час N (= довжина K інформації + довжина M парності) представляє довжину коду для коду LDPC, як описано вище. На частині А Фіг. 16 наведено приклад конфігурації демультиплексора 25, у випадку, коли система модуляції являє собою 64QAM, і, відповідно, кількість m бітів кодових бітів LDPC, що відображаються в один символ, дорівнює 6 бітам. Далі, в частині А Фіг. 16 множник m дорівнює 1 і, відповідно, пам'ять 31 має місткість зберігання N/(6  1)  (6  1) бітів в напрямку стовпчика  напрямок рядка. Тут область зберігання в пам'яті 31 в напрямку стовпчика що містить один біт в напрямку рядка, називається далі відповідно стовпчиком. В частині А Фіг. 16 пам'ять 31 містить в собі шість (= 6  1) стовпчиків. Демультиплексор 25 здійснює запис кодових розрядів коду LDPC в напрямку стовпчика зверху вниз, який утворює пам'ять 31 (у напрямку стовпчика), починаючи з лівого стовпчика, до стовпчика на правій стороні. Потім, якщо запис кодових розрядів закінчується в нижньому розряді правого стовпчика, кодові розряди зчитуються й виводяться в секцію 32 заміни блоками з 6 бітів (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31. Секція 32 заміни здійснює процес заміни позицій кодових розрядів 6 бітів з пам'яті 31 і виводить 6 бітів, отриманих заміною, в якості 6 символьних розрядів y0, y1, y2, y3, y4 і y5, що представляють один символ 64QAM. Зокрема, якщо 6 кодових бітів, зчитаних у напрямку рядка із запам'ятовуючого пристрою 31, представити як b0, b1, b2, b3, b4 і b5, у порядку від старшого значущого біта, тоді, виходячи із взаємозалежності ваги стовпчика, що описана вище з посиланням на Фіг. 11, кодовий біт, розташований у напрямку біта b0, являє собою кодовий біт, що має високу стійкість до помилки, у той час як кодовий біт у напрямку біта b5 являє собою кодовий біт з низькою стійкістю до помилки. Секція 32 заміни здійснює процес заміни по заміні позиції 6 кодових розрядів b 0-b5 з пам'яті 31, так що кодовий розряд, який має низьку стійкість до помилки серед цих 6 кодових розрядів b0-b5 з пам'яті 31, може бути призначений біту, який має високу стійкість серед 6 бітів y0-y5, що представляють один символ 64QAM. Тут, для способу заміни 6 кодових розрядів b0-b5 з пам'яті 31 так, щоб їм було призначено 6 розрядів y0-y5, що представляють один символ 64QAM, запропоновано різні системи. Частина В Фіг. 16 ілюструє перший спосіб заміни; частина С Фіг. 16 ілюструє другий спосіб заміни; частина D Фіг. 16 ілюструє третій спосіб заміни. У частинах з B Фіг. 16 до D Фіг. 16 (аналогічно також на Фіг. 17, що описана далі), лінійний сегмент, що з'єднує між собою біти bi і yj, означає, що кодовий розряд bi призначений розряду yj символу (замінений на позицію розряду yj). Що стосується першого способу заміни, пропонується прийняти один із трьох способів заміни показаних в частині B Фіг. 16, і, у якості другого способу заміни пропонується прийняти один із двох способів заміни за частиною С Фіг. 16. У якості третього способу заміни пропонується вибрати й використовувати шість способів заміни, показаних у частині D Фіг. 16, по порядку. Фіг. 17 ілюструє приклад виконання демультиплексора 25 в випадку модуляції способом 64QAM (відповідно, число m бітів в кодових розрядах коду LDPC, що відображуються в один символ, дорівнює 6 аналогічно тому, як це має місце на Фіг. 16), а множник b дорівнює 2, і також ілюструє четвертий спосіб заміни. Коли множник b дорівнює 2, пам'ять 31 має місткість зберігання N/(6  2)  (6  2) в напрямку стовпчика  напрямок рядка й містить 12 (= 6  2) стовпчиків. Частина А Фіг. 17 ілюструє порядок запису коду LDPC в пам'ять 31. Демультиплексор 25 здійснює запис кодових розрядів коду LDPC в напрямку стовпчика зверху вниз, який утворює пам'ять 31 (у напрямку стовпчика), починаючи з лівого стовпчика і закінчуючи стовпчиком на правій стороні, як описано тут вище з посиланням на Фіг. 16. Далі, якщо запис кодових розрядів закінчується в нижньому розряді правого стовпчика, 12 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 кодові розряди зчитуються й виводяться в секцію 32 заміни блоками з 12 бітів (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31. Секція 32 заміни здійснює процес заміни позицій кодових розрядів 12 бітів з пам'яті 31 відповідно до четвертого способу заміни й виводить 12 бітів, отриманих заміною, в якості 12 символьних розрядів, що представляють два символи 64QAM, зокрема, в якості 6 розрядів y0, y1, y2, y3, y4 і y5, що представляють один символ 64QAM, і 6 розрядів y0, y1, y2, y3, y4 і y5, що представляють другий символ. Тут, частина В Фіг. 17 ілюструє четвертий спосіб заміни секцією 32 заміни в частині А Фіг. 17. Слід зазначити, що визначення, який спосіб заміни є оптимальним, тобто, який спосіб заміни забезпечує найнижчу частоту появи помилок у каналі передачі даних AWGN, залежить від швидкості кодування коду LDPC тощо. Тепер з посиланням на Фіг. 18-20 описується перемежовування парності перемежовувачем 23 парності за Фіг. 8. На Фіг. 18 наведено граф (частину графа) Таннера для матриці перевірки на парність коду LDPC. Якщо множина вузлів змінної (кодових розрядів, що відповідають їм), з'єднаних з вузлом перевірки, в яких відбулась помилка, така як стирання, рівна 2, як зображено на Фіг. 18, то вузол перевірки повертає повідомлення рівної ймовірності, це означає, що ймовірність нульового і одиничного значення рівні одна одній для всіх вузлів змінної, що з'єднані із цим вузлом перевірки. Тому, якщо декілька вузлів змінної, з'єднаних з одним і тим самим вузлом перевірки, одночасно перевести в стан стирання або інший помилковий стан, якість декодування погіршувалася. В цьому випадку, код LDPC, виведений із секції 21 кодування LDPC за Фіг. 8 і запропонований в стандарті DVB-S.2, є нерегулярним повторюваним кодом, що накопичується (IRA), і матриця НТ парності матриці Н перевірки на парність має сходинкову структуру, як показано на Фіг. 10. Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою та граф Таннера, що відповідає цій матриці НТ парності. Зокрема, частина А Фіг. 19 ілюструє матрицю НТ парності зі сходинковою структурою, а частина В Фіг. 19 ілюструє граф Таннера, що відповідає матриці НТ парності із частини А Фіг. 19. Коли матриця НТ парності має сходинкову структуру, в графі Таннера цієї матриці Н Т парності ті вузли змінної коду LDPC, які відповідають стовпчику елемента в матриці Н Т парності, що має значення 1 і повідомлення якого знаходиться за допомогою суміжних кодових розрядів (бітів парності), з'єднані з одним і тим самим вузлом перевірки. Відповідно, якщо описані вище суміжні біти парності переведені в помилковий стан за рахунок пакетних помилок, стирання тощо, тоді, оскільки вузол перевірки з'єднаний з декількома вузлами змінної, що відповідають декільком бітам парності, які стали помилковими (вузли змінної, повідомлення яких знаходяться за допомогою бітів парності), повертається повідомлення рівної ймовірності, що сповіщає про те, що ймовірність нульового і одиничного значення, можуть бути рівні між собою, в вузлах змінної, з'єднаних із цим вузлом перевірки, якість декодування погіршується. Тоді, якщо довжина пакета (число бітів, які стали помилковими через пакетну помилку) велика, якість декодування погіршується ще більше. Тому, щоб запобігти погіршенню якості описаного вище декодування, перемежовувач 23 парності (Фіг. 8) здійснює перемежовування для перемежовування бітів парності коду LDPC із секції 21 кодування LDPC в позиції інших бітів парності. Фіг. 20 ілюструє матрицю НТ парності в матриці Н перевірки на парність, що відповідає коду LDPC, після перемежовування парності, що здійснена перемежовувачем 23 парності за Фіг. 8. Тут, інформаційна матриці НА в матриці Н перевірки на парність, що відповідає коду LDPC, запропонованому в стандарті DVB-S.2 і виведеному із секції 21 кодування LDPC, має циклічну структуру. Ця циклічна структура означає структуру, в якій деякий стовпчик збігається з іншим стовпчиком в циклічно зсунутому стані (повороті) і містить в своєму складі, наприклад, структуру, в якій для кожних Р стовпчиків позиції із одиничними значеннями в рядках цих Р стовпчиків збігаються з позиціями, в яких перший з Р стовпчиків циклічно зсунутий в напрямку стовпчика на значення, яке збільшується пропорційно значенню q, отриманому діленням довжини М парності. Надалі, число Р стовпчиків в циклічній структурі називається тут відповідно блоковим числом стовпчиків. У якості коду LDPC, запропонованого в стандарті DVB-S.2 і виведеного із секції 21 кодування LDPC, доступні два коди LDPC, що включають в себе коди з довжиною N, рівною 64 800 і 16 200 бітів, як описано вище з посиланням на Фіг. 11. 13 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Тепер, якщо із двох різних кодів LDPC, довжина N коду яких рівна 64 800 і 16 200 бітів, звернути увагу на код LDPC, довжина N коду якого рівна 64 800 бітів, то доступно одинадцять різних швидкостей кодування цього коду LDPC, довжина N коду якого складає 64 800 бітів, як описано вище з посиланням на Фіг. 11. Відносно кодів LDPC, довжина N коду яких рівна 64 800 бітів і які мають одинадцять різних швидкостей кодування, в стандарті DVB-S.2 запропоновано, щоб число Р стовпчиків циклічної структури дорівнювало 360, що є одним з дільників довжини М парності, крім 1 і М. Далі, відносно кодів LDPC, довжина N коду яких рівна 64 800 бітів і які мають одинадцять різних швидкостей кодування, довжина М парності має інше значення, і представляється виразом М = q  p=q  360, що залежить від швидкості кодування. Відповідно, значення q також є одним з дільників довжини М парності, крім 1 і М, аналогічно числу Р стовпчиків циклічної структури й утворюється діленням довжини М парності на число Р стовпчиків циклічної структури (добуток Р на q, які є дільниками довжини М парності, являє собою довжину М парності). Коли інформаційна довжина представлена числом K, ціле число більше 0, але менше Р представлене числом х, ціле число більше 0, але менше q представлене числом y, перемежовувач 23 парності перемежовує в якості перемежовування парності (K+qx+y+1)-й кодовий розряд із числа бітів парності, які складають від (K+1)-го до (K+М)-го бітів коду LDPC із секції 21 кодування LDPC, в позицію (K+Ру+х+1)-го кодового розряду. Відповідно такому перемежовуванню парності, оскільки вузли змінної (біти парності, що відповідають вузлам змінної), з'єднані з одним і тим самим вузлом перевірки, рознесені на відстань, що відповідає числу Р стовпчиків циклічної структури – тут на 360 бітів, – то, коли довжина пакетної помилки менша за 360 бітів, можна запобігти такій ситуації, коли декілька вузлів змінної, з'єднаних з тим самим вузлом перевірки, стають помилковими одночасно. В результаті, стійкість до пакетної помилки можна поліпшити. Слід зазначити, що код LDPC після перемежовування парності, при якому (K+qx+y+1)-й кодовий розряд перемежовується в позицію (K+Ру+х+1)-го кодового розряду, збігається з кодом LDPC матриці перевірки на парність (названою тут також перетвореною матрицею перевірки на парність), отриманим заміною стовпчика при заміні (K+qx+y+1)-го стовпчика вихідної матриці Н перевірки на парність на (K+Ру+х+1)-й стовпчик. Далі, в матриці парності перетвореної матриці перевірки на парність, як видно з Фіг. 20, з'являється псевдоциклічна структура, блок якої складає Р стовпчиків (на Фіг. 20 це 360 стовпчиків). Тут, псевдоциклічна структура означає структуру, яка має ділянку із циклічною структурою за винятком деякої її частини. В стовпчику перетвореної матриці перевірки на парність, отриманому із застосуванням заміни стовпчика, що відповідає перемежовуванню парності в матриці перевірки на парність коду LDPC, запропонованого в стандарті DVB-S.2, ділянка з 360 рядків  360 стовпчиків (описана нижче зсунута матриця) в правій верхній ділянці має на один одиничний елемент менше (який має значення 0). Тому, перетворена матриця перевірки на парність не має (повної) циклічної структури, але має псевдоциклічну структуру. Слід зазначити, що перетворена матриця перевірки на парність за Фіг. 20 являє собою матрицю, в якій також заміна рядків для конфігурування перетвореної матриці перевірки на парність із описаної вище конфігураційної матриці застосована до вихідної матриці Н перевірки на парність на додаток до заміни стовпчиків, яка відповідає перемежовуванню парності. Тепер, з посиланням на Фіг. 21-24 описується перемежовування прокрутки стовпчиків перемежовувачем 24 прокрутки стовпчиків за Фіг. 8. У передавальному пристрої 11 за Фіг. 8 два або більше кодових розрядів коду LDPC передаються в якості одного символу, як запропоновано вище, щоб поліпшити ефективність використання частот. Зокрема, наприклад, коли 2 біти кодових розрядів використовуються для утворення одного символу, то в якості способу модуляції використовується, наприклад, QPSK, але коли 4 біта кодових розрядів використовуються для утворення одного символу, то в якості способу модуляції використовується, наприклад, 16QAM. Коли при цьому два або більше кодових розрядів передаються в якості одного символу, то, якщо в деякому символі відбувається стирання або інша помилка, всі з кодових розрядів цього символу стають помилковими (стертими). Відповідно, щоб знизити ймовірність того, що багато вузлів змінної (кодових розрядів, що відповідають цим вузлам змінної), що з'єднані з одним і тим самим вузлом перевірки, одночасно можуть постраждати від стирання для поліпшення якості при декодуванні необхідно уникати того, щоб вузли змінної, що відповідають кодовим розрядам одного символу з'єднувалися з одним і тим самим вузлом перевірки. 14 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 При цьому, в матриці Н перевірки на парність коду LDPC, запропонованого в стандарті DVBS.2 і виведеного із секції 21 кодування LDPC, інформаційна матриця Н А має циклічну структуру, а матриця НТ має сходинкову структуру, як описано вище. Тоді, в перетвореній матриці перевірки на парність, яка є матрицею перевірки на парність коду LDPC після перемежовування парності, циклічна структура (точніше, псевдоциклічна структура, як описано вище) з'являється також в матриці парності, як показано на Фіг. 20. На Фіг. 21 наведено перетворену матрицю перевірки на парність. Зокрема, частина А Фіг. 21 ілюструє перетворену матрицю перевірки на парність матриці Н перевірки на парність, яка має довжину N коду, що дорівнює 64 800 бітам, і швидкість (r) кодування, що дорівнює 3/4. На частині А Фіг. 21 позиція елемента зі значенням 1 в перетвореній матриці перевірки на парність показана крапкою (). На частині В Фіг. 21 наведено процес, що здійснюється демультиплексором 25 (Фіг. 8) для коду LDPC перетвореної матриці парності із частини А Фіг. 21, тобто код LDPC після перемежовування парності. В частині В Фіг. 21 кодові розряди коду LDPC після перемежовування парності записуються в напрямку стовпчика в чотирьох стовпчиках, які утворюють пам'ять 31 демультиплексора 25 при використанні 16QAM в якості способу модуляції. Кодові розряди, записані в напрямку стовпчика в чотирьох стовпчиках, які утворюють пам'ять 31, зчитуються в напрямку рядка блоками з 4 бітів, які утворюють один символ. У цьому випадку, 4 кодових розряди В0, В1, В2 і В3, які утворюють один символ, іноді утворюють кодові розряди, що відповідають 1 і включені в довільний рядок матриці перевірки на парність після перетворення за частиною А Фіг. 21, і в цьому випадку вузли змінної, що відповідають кодовим розрядам В0, В1, В2 і В3, з'єднані з одним і тим самим вузлом перевірки. Відповідно, коли ці 4 кодові розряди В0, В1, В2 і В3 одного символу відповідають 1 і включені в довільний рядок, якщо відбувається стирання цього символу, тоді той вузол перевірки, до якого приєднані вузли змінної, що відповідають кодовим розрядам В0, В1, В2 і В3, не може знайти відповідне повідомлення. В результаті погіршується якість декодування. Крім того, при інших швидкостях, ніж швидкість кодування 3/4, декілька кодових розрядів, що відповідають декільком вузлам змінної, що з'єднані з одним і тим самим вузлом перевірки, іноді утворюють один символ 16QAM аналогічно. Тому перемежовувач 24 прокрутки стовпчиків здійснює перемежовування прокрутки стовпчиків, в якому кодові розряди коду LDPC після перемежовування парності з перемежовувача 23 парності перемежовуються так, що декілька кодових розрядів, що відповідають 1 і включені в один довільний рядок перетвореної матриці перевірки на парність, не включаються в один символ. Фіг. 22 ілюструє перемежовування прокрутки стовпчиків. Зокрема, Фіг. 22 ілюструє пам'ять 31 (Фіг. 16 і 17) демультиплексора 25. Пам'ять 31 має місткість для зберігання mb бітів в (вертикальному) напрямку стовпчика і зберігає N/(mb) бітів в (горизонтальному) напрямку рядка й містить в своєму складі mb стовпчиків, як показано на Фіг. 16. Далі, перемежовувач 24 прокрутки стовпчиків записує кодові розряди коду LDPC в напрямку стовпчиків в пам'ять 31 і управляє початковою позицією запису, коли кодові розряди зчитуються в напрямку рядка, для здійснення перемежовування прокрутки стовпчиків. Зокрема, перемежовувач 24 прокрутки стовпчиків відповідним чином змінює початкову позицію запису, в якому повинен починатись запис кодових розрядів для кожного з множини стовпчиків, так що множина кодових розрядів, зчитаних в напрямку рядка й використаних для одержання одного символу, можуть не стати кодовими розрядами, що відповідають 1 і включені в один довільний рядок перетвореної матриці перевірки на парність (переставляє кодові розряди коду LDPC так, що множина кодових розрядів, що відповідають 1 і включені в один довільний рядок матриці перевірки на парність, можуть не включатися в той самий символ). Тут, Фіг. 22 показує приклад конфігурації пам'яті 21, коли способом модуляції є 16QAM і, крім того, описаний вище, з посиланням на Фіг. 16, множник b дорівнює 1. Відповідно, число m бітів в кодових розрядах коду LDPC, що співставляються з одним символом, становить 4 біта, а пам'ять 31 утворена із чотирьох (= mb) стовпчиків. Перемежовувач 24 прокрутки стовпчиків (замість демультиплексора 25, наведеного на Фіг. 16) здійснює запис кодових розрядів коду LDPC в напрямку зверху вниз (напрямок стовпчика) в чотири стовпчики, які утворюють пам'ять 31, починаючи з лівого стовпчика і закінчуючи правим стовпчиком. Потім, коли запис кодових розрядів закінчується в правому стовпчику, перемежовувач 24 15 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 прокрутки стовпчиків зчитує кодові розряди блоками по 4 біти (mb бітів) в напрямку рядка, починаючи з першого рядка всіх стовпчиків, які утворюють пам'ять 31, і виводить ці кодові розряди як код LDPC після перемежовування прокрутки стовпчиків в секції 32 заміни (Фіг. 16 і 17) демультиплексора 25. Однак, якщо адреса головної (верхньої) позиції кожного стовпчика 0 і адреси позицій в напрямку стовпчика представлені цілими числами в порядку зменшення, то перемежовувач 24 прокрутки стовпчиків встановлює для лівого стовпчика початкову позицію запису в позицію, адреса якої дорівнює 0; встановлює для другого стовпчика (ліворуч) початкову позицію запису в позицію, адреса якої дорівнює 2; встановлює для третього стовпчика початкову позицію запису в позицію, адреса якої дорівнює 4; і встановлює для четвертого стовпчика початкову позицію запису в позицію, адреса якої дорівнює 7. Слід зазначити, що відносно стовпчиків, для яких початкова позиція запису відмінна від 0, після того, як кодові розряди записані в нижню позицію, позиція запису повертається вгору (у позицію, адреса якої дорівнює 0), і здійснюється запис в позицію, що безпосередньо передує початковій позиції запису. Після цього здійснюється запис в наступний (правий) стовпчик. При здійсненні такого перемежовування прокрутки стовпчиків, як описано вище, може бути попереджено ситуацію, коли декілька кодових розрядів, що відповідають декільком вузлам змінної, що з'єднані з тим самим вузлом перевірки, утворюють один символ 16QAM (включені в той самий символ), відносно кодів LDPC усіх швидкостей кодування, довжина N коду яких складає 64 800, як запропоновано в стандарті DVB-S.2, а в результаті можна поліпшити якість при декодуванні в тракті зв'язку, який викликає стирання. Фіг. 23 ілюструє число стовпчиків пам'яті 31, необхідних для перемежовування прокрутки стовпчиків, і адреси початкових позицій запису для кожного способу модуляції кодів LDPC одинадцяти різних швидкостей кодування з довжиною N коду 64 800, як запропоновано стандартом DVB-S.2. В якості способу заміни, для процесу заміни, що виконується демультиплексором 25 (Фіг. 8), застосовують один з першого-третього способів заміни за Фіг. 16, і, крім того, у випадку, коли QPSK прийнятий як спосіб модуляції, кількість m бітів для одного символу становить 2 біта, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має два стовпчики для зберігання 2 × 1 (=mb) бітів у напрямку рядка й зберігає 64 800/(2 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого із двох стовпчиків запам'ятовуючого пристрою 31 встановлюють в положення з адресою 0, а вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2. Крім того, у випадку, коли четвертий спосіб заміни за Фіг. 17 прийнятий як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8) і, крім того, QPSK прийнятий як спосіб модуляції, кількість m бітів одного символу становить 2 біта, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має чотири стовпчики для зберігання 2 × 2 бітів у напрямку рядка й зберігає 64 800 / (2 × 2) біта в напрямку стовпчика. Тоді вихідне положення запису для першого стовпчика з чотирьох стовпчиків запам'ятовуючого пристрою 31 встановлюють в положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 4; і вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 7. Крім того, у випадку, коли один з першого - третього способів заміни за Фіг. 16 прийнятий як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8) і, крім того, 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біта, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має чотири стовпчики для зберігання 4 × 1 бітів у напрямку рядка й зберігає 64 800 / (4 × 1) бітів у напрямку стовпчика. Потім вихідне положення запису для першого стовпчика з чотирьох стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 4; і вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 7. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 16QAM прийнятий як спосіб модуляції, кількість m бітів одного символу становить 4 біта, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має вісім стовпчиків для зберігання 4 × 2 бітів у напрямку рядка й зберігає 64 800/(4 × 2) бітів у напрямку стовпчиків. Тоді, вихідне положення запису для першого стовпчика з восьми стовпчиків запам'ятовуючого 16 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 пристрою 31 встановлюють у положення з адресою 0, вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0, вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2, вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 4, вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 7; і вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 7. Крім того, у випадку, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і, крім того, 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має шість стовпчиків для зберігання 6 × 1 бітів у напрямку рядка й містить 64 800/(6 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з шести стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 5; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 9; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 10; і вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 13. Крім того, у випадку коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має дванадцять стовпчиків для зберігання 6 × 2 бітів у напрямку рядка й містить 64 800 / (6 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з дванадцяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 8; і вихідне положення запису для дванадцятого стовпчика встановлюють в положення з адресою 9. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 256QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має вісім стовпчиків для зберігання 8 × 1 бітів у напрямку рядка й містить 64 800 / (8 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з восьми стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 7; і вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 7. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 256QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має 16 стовпчиків для зберігання 8 × 2 бітів у напрямку рядка й містить 64 800 / (8 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з 16 стовпчиків запам'ятовуючого пристрою 17 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 15; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 16; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 20; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 22; вихідне положення запису для дванадцятого стовпчика встановлюють у положення с адресою 22; вихідне положення запису для тринадцятого стовпчика встановлюють у положення з адресою 27; вихідне положення запису для чотирнадцятого стовпчика встановлюють у положення з адресою 27; вихідне положення запису для п'ятнадцятого стовпчика встановлюють у положення з адресою 28; і вихідне положення запису для шістнадцятого стовпчика встановлюють у положення з адресою 32. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 1024QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має десять стовпчиків для зберігання 10 × 1 бітів у напрямку рядка й містить 64 800 / (10 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з десяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 6; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 8; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 11; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 13; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 15; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 17; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 18; і вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 20. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 1024QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має 20 стовпчиків для зберігання 10 × 2 бітів у напрямку рядка й містить 64 800 / (10 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з 20 стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 3; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 6; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 6; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 9; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 13; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 14; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 14; вихідне положення запису для дванадцятого стовпчика встановлюють у положення с адресою 16; вихідне положення запису для тринадцятого стовпчика встановлюють у положення з адресою 21; вихідне положення запису для чотирнадцятого стовпчика встановлюють у положення з адресою 21; вихідне положення запису для п'ятнадцятого стовпчика встановлюють у положення з адресою 23; вихідне положення запису для шістнадцятого стовпчика встановлюють у положення з адресою 25; вихідне положення запису для сімнадцятого стовпчика встановлюють у положення з адресою 25; вихідне положення запису для вісімнадцятого стовпчика встановлюють у положення з адресою 26; вихідне положення запису для дев'ятнадцятого стовпчика встановлюють у положення з адресою 28; і вихідне положення запису для двадцятого 18 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 стовпчика встановлюють у положення з адресою 30. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 4096QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має 12 стовпчиків для зберігання 12 × 1 бітів у напрямку рядка й містить 64 800 / (12 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з дванадцяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 8; і вихідне положення запису для дванадцятого стовпчика встановлюють в положення з адресою 9. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 4096QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 23, запам'ятовуючий пристрій 31 має 24 стовпчика для зберігання 12 × 2 бітів у напрямку рядка й містить 64 800 / (12 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з 24 стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 8; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 8; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 8; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 8; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 12; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 13; вихідне положення запису для дванадцятого стовпчика встановлюють у положення с адресою 16; вихідне положення запису для тринадцятого стовпчика встановлюють у положення з адресою 17; вихідне положення запису для чотирнадцятого стовпчика встановлюють у положення з адресою 19; вихідне положення запису для п'ятнадцятого стовпчика встановлюють у положення з адресою 21; вихідне положення запису для шістнадцятого стовпчика встановлюють у положення з адресою 22; вихідне положення запису для сімнадцятого стовпчика встановлюють у положення з адресою 23; вихідне положення запису для вісімнадцятого стовпчика встановлюють у положення з адресою 26; вихідне положення запису для дев'ятнадцятого стовпчика встановлюють у положення з адресою 37; вихідне положення запису для двадцятого стовпчика встановлюють у положення з адресою 39; вихідне положення запису для 21-ого стовпчика встановлюють у положення з адресою 40; вихідне положення запису для 22-ого стовпчика встановлюють у положення з адресою 41; вихідне положення запису для 23-ого стовпчика встановлюють у положення з адресою 41; і вихідне положення запису для 24-ого стовпчика встановлюють у положення з адресою 41. На Фіг. 24 показана кількість стовпчиків запам'ятовуючого пристрою 31, необхідна для перемежовування прокрутки стовпчиків, і адреси вихідного положення запису для кожного способу модуляції для кодів LDPC з 10 різними швидкостями кодування, що мають довжину N коду 16 200, як запропоновано у відповідності зі стандартом DVB-S.2. У якості способу заміни для процесу заміни демультиплексора 25 (Фіг. 8), вибирають один з першого - третього способів заміни за Фіг. 16, і, крім того, коли QPSK використовують як спосіб модуляції, кількість m бітів одного символу становить 2 біта, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має два стовпчики для зберігання 2 × 1 бітів у напрямку рядка й містить 16 200 / (2 × 1) бітів у напрямку стовпчика. Тоді, 19 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 вихідне положення запису для першого із двох стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0, і вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і, крім того, коли QPSK використовують як спосіб модуляції, кількість m бітів одного символу становить 2 біта, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має чотири стовпчики для зберігання 2 × 2 бітів у напрямку рядка й містить 16 200 / (2 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з чотирьох стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 3; і вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 3. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 16QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 4 біта, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має чотири стовпчики для зберігання 4 × 1 бітів у напрямку рядка й містить 16 200 / (4 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з чотирьох стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 3; і вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 3. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 16QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 4 біта, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має вісім стовпчиків для зберігання 4 × 2 бітів у напрямку рядка й містить 16 200 / (4 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з восьми стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 20; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 20; і вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 21. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має шість стовпчиків для зберігання 6 × 1 бітів у напрямку рядка й містить 16 200 / (6 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з шести стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 7; і вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 7. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 64QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 6 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має дванадцять стовпчиків для зберігання 6 × 2 бітів у напрямку рядка й містить 16 200 / (6 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з дванадцяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення 20 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 6; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 7; і вихідне положення запису для дванадцятого стовпчика встановлюють в положення з адресою 7. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 256QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 8 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має вісім стовпчиків для зберігання 8 × 1 бітів у напрямку рядка й містить 16 200 / (8 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з восьми стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 20; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 20; і вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 21. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 1024QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має 10 стовпчиків для зберігання 10 × 1 бітів у напрямку рядка й містить 16 200 / (10 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з десяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 2; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 4; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 5; і вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 7. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 1024QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 10 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має 20 стовпчиків для зберігання 10 × 2 бітів у напрямку рядка й містить 16 200 / (10 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з 20 стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 5; вихідне положення запису для дванадцятого стовпчика встановлюють у положення с адресою 5; вихідне положення запису для тринадцятого стовпчика встановлюють у положення з адресою 5; вихідне положення 21 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 запису для чотирнадцятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для п'ятнадцятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для шістнадцятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для сімнадцятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для вісімнадцятого стовпчика встановлюють у положення з адресою 8; вихідне положення запису для дев'ятнадцятого стовпчика встановлюють у положення з адресою 8; і вихідне положення запису для двадцятого стовпчика встановлюють у положення з адресою 10. Крім того, коли один з першого - третього способів заміни за Фіг. 16 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 4096QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, і множник b дорівнює 1. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має 12 стовпчиків для зберігання 12 × 1 бітів у напрямку рядка й містить 16 200 / (12 × 1) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з дванадцяти стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 6; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 7; і вихідне положення запису для дванадцятого стовпчика встановлюють в положення з адресою 7. Крім того, коли четвертий спосіб заміни за Фіг. 17 використовують як спосіб заміни для процесу заміни демультиплексора 25 (Фіг. 8), і крім того 4096QAM використовують як спосіб модуляції, кількість m бітів одного символу становить 12 бітів, і множник b дорівнює 2. У цьому випадку, відповідно до Фіг. 24, запам'ятовуючий пристрій 31 має 24 стовпчика для зберігання 12 × 2 бітів у напрямку рядка й містить 16 200 / (12 × 2) бітів у напрямку стовпчика. Тоді, вихідне положення запису для першого стовпчика з 24 стовпчиків запам'ятовуючого пристрою 31 встановлюють у положення з адресою 0; вихідне положення запису для другого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для третього стовпчика встановлюють у положення з адресою 0; вихідне положення запису для четвертого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для п'ятого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для шостого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для сьомого стовпчика встановлюють у положення з адресою 0; вихідне положення запису для восьмого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для дев'ятого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для десятого стовпчика встановлюють у положення з адресою 1; вихідне положення запису для одинадцятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для дванадцятого стовпчика встановлюють у положення с адресою 2; вихідне положення запису для тринадцятого стовпчика встановлюють у положення з адресою 2; вихідне положення запису для чотирнадцятого стовпчика встановлюють у положення з адресою 3; вихідне положення запису для п'ятнадцятого стовпчика встановлюють у положення з адресою 7; вихідне положення запису для шістнадцятого стовпчика встановлюють у положення з адресою 9; вихідне положення запису для сімнадцятого стовпчика встановлюють у положення з адресою 9; вихідне положення запису для вісімнадцятого стовпчика встановлюють у положення з адресою 9; вихідне положення запису для дев'ятнадцятого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для двадцятого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для 21-ого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для 22-ого стовпчика встановлюють у положення з адресою 10; вихідне положення запису для 23-ого стовпчика встановлюють у положення з адресою 10; і вихідне положення запису для 24-ого стовпчика встановлюють у положення з адресою 11. Далі буде описана обробка передачі, що виконується пристроєм 11 передачі за Фіг. 8, з посиланням на блок-схему послідовності операцій за Фіг. 25. 22 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Блок 21 кодування LDPC очікує, коли об'єктні дані будуть передані в нього, і на етапі S101 кодує об'єктні дані в коди LDPC, і передає ці коди LDCP у перемежовувач 22 бітів. Після цього обробка переходить на етап S102. На етапі S102 перемежовувач 22 бітів виконує перемежовування бітів для кодів LDPC із блоку 21 кодування LDPC, і подає в блок 26 відображення коди LDPC після перемежовування. Після цього обробка переходить на етап S103. Зокрема, на етапі S102 перемежовувач 23 парності в перемежовувачі 22 бітів виконує перемежовування парності для кодів LDPC із блоку 21 кодування LDPC, і подає ці коди LDPC після перемежовування парності в перемежовувач 24 прокрутки стовпчиків. Перемежовувач 24 прокрутки стовпчиків виконує перемежовування прокрутки стовпчиків для кодів LDPC, отриманих з перемежовувача 23 парності, і потім демультиплексор 25 виконує обробку заміни для кодів LDPC після перемежовування прокрутки стовпчиків, виконаного перемежовувачем 24 прокрутки стовпчиків. Потім коди LDPC після процесу заміни подають із демультиплексора 25 у блок 26 відображення. На етапі S103 блок 26 відображення відображає m кодових бітів кодів LDPC, отриманих з демультиплексора 25, в символи, представлені сигнальними точками, що визначаються відповідно до способу ортогональної модуляції, яка виконується блоком 27 ортогональної модуляції, і подає відображені кодові біти в блок 27 ортогональної модуляції. Потім обробка переходить на етап S104. На етапі S104 блок 27 ортогональної модуляції виконує ортогональну модуляцію несучої відповідно до сигнальних точок із блоку 26 відображення. Потім обробка переходить на етап S105, на якому передають сигнал модуляції, отриманий в результаті ортогональної модуляції, після чого обробка закінчується. Слід зазначити, що процес передачі, показаний на Фіг. 25, здійснюють за допомогою магістрального каналу передачі даних, відповідно. За рахунок здійснення перемежовування парності й перемежовування прокрутки стовпчиків, як описано вище, може бути поліпшена стійкість до стирання або пакетних помилок, коли декілька кодових розрядів в кодах LDPC передаються як один символ. Тут, хоча перемежовувач 23 парності, який є блоком для здійснення перемежовування парності, і перемежовувач 24 прокрутки стовпчиків, який є блоком для перемежовування прокрутки стовпчиків, на Фіг. 8 виконані окремо один від одного для зручності опису, перемежовувач 23 парності й перемежовувач 24 прокрутки стовпчиків можуть в інших випадках виконуватись як єдиний блок. Зокрема, як перемежовування парності, так і перемежовування прокрутки стовпчиків можуть здійснюватися шляхом запису й зчитування кодових розрядів в/із пам'яті й можуть бути представлені матрицею для перетворення адрес (адреси запису), в які повинен здійснюватись запис кодових розрядів, в адреси (адреси зчитування), з яких повинне здійснюватися зчитування кодових розрядів. Відповідно, якщо матриця, отримана множенням матриці, що представляє перемежовування парності, на матрицю, що представляє перемежовування прокрутки стовпчиків, що була визначена заздалегідь, використовується для перетворення кодових розрядів, тоді можна одержати результат, в якому здійснюється перемежовування парності, а потім коди LDPC після перемежовування парності перемежовуються із прокруткою стовпчиків. Далі, на додаток з перемежовувачем 23 парності та перемежовувачем 24 прокрутки стовпчиків, може бути об'єднаний і демультиплексор 25. Зокрема, процес заміни, що здійснюється демультиплексором 25, може бути представлений матрицею для перетворення адреси запису в пам'яті 31 для зберігання коду LDPC, на адресу зчитування. Відповідно, якщо матриця, отримана множенням матриці, що представляє перемежовування парності, на іншу матрицю, що представляє перемежовування прокрутки стовпчиків, і ще на одну матрицю, що представляє процес заміни, що була знайдена заздалегідь, тоді перемежовування парності, перемежовування прокрутки стовпчиків і процес заміни можуть здійснюватися спільно за допомогою знайденої матриці. Слід зазначити, що можливо виконувати тільки одне з, або жодне з перемежовування парності й перемежовування прокрутки стовпчиків. Тепер, з посиланням на Фіг. 26-28, описується моделювання, здійснене відносно передавального пристрою 11 за Фіг. 8 для вимірювання частоти появи помилок (частота появи помилкових бітів). Це моделювання здійснювалось з використанням тракту зв'язку, який має тремтіння, співвідношення корисного сигналу та сигналу, що заважає D/U становить 0 дБ. 23 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 Фіг. 26 показує модель тракту зв'язку, прийняту при моделюванні. Зокрема, частина А Фіг. 26 показує модель тремтіння, прийняту при моделюванні. Разом з тим, частина В Фіг. 26 показує модель тракту зв'язку, який має тремтіння, представлене моделлю із частини А Фіг. 26. Слід зазначити, що в частині В Фіг. 26 Н представляє модель тремтіння в частині А Фіг. 26. Далі, в частині В Фіг. 26 N представляє перешкоди між несучими (ICI), а при моделюванні 2 очікувана величина E[N ] потужності апроксимувалася адитивним білим гаусовим шумом (AWGN). Фіг. 27 і 28 ілюструють співвідношення між частотою появи помилок, отриманою при моделюванні, і допплерівською частотою fd тремтіння. Слід зазначити, що Фіг. 27 ілюструє співвідношення між частотою появи помилок і допплерівською частотою fd, коли способом модуляції є 16QAM, а швидкість кодування (r) дорівнює (3/4) і, крім того, способом заміни є перший спосіб заміни. При цьому, Фіг. 28 ілюструє співвідношення між частотою появи помилок і допплерівською частотою f d, коли способом модуляції є 64QAM, а швидкість кодування (r) дорівнює (5/6) і, крім того, способом заміни є перший спосіб заміни. Далі, на Фіг. 27 і 28 крива, намальована жирною лінією, позначає співвідношення між частотою появи помилок і допплерівською частотою f d, коли здійснювалися перемежовування парності, перемежовування прокрутки стовпчиків і процес заміни, а крива, намальована тонкою лінією, позначає співвідношення між частотою появи помилок і допплерівською частотою f d, коли здійснювався тільки процес заміни без перемежовування парності і перемежовування прокрутки стовпчиків. На Фіг. 27 і 28 можна побачити, що частота появи помилок поліпшується (зменшується), коли здійснюються перемежовування парності, перемежовування прокрутки стовпчиків і процес заміни, порівняно з випадком коли здійснюється тільки процес заміни. На Фіг. 29 наведено блок-схему, що представляє приклад конфігурації пристрою 12 приймання за Фіг. 7. Як показано на Фіг. 29, приймальний пристрій 12 являє собою пристрій обробки даних для приймання модульованого сигналу від передавального пристрою 11 (Фіг. 7) і містить в своєму складі секцію 51 ортогональної демодуляції, секцію 52 зворотного відображення; деперемежовувач 53 і секцію декодування 56 LDPC. Секція 51 ортогональної демодуляції приймає модульований сигнал від передавального пристрою 11 і здійснює ортогональну демодуляцію, а потім подає символи, отримані в результаті ортогональної демодуляції (значення по осях I і Q) в секцію 52 зворотного відображення. Блок 52 зворотного відображення виконує зворотне відображення, що полягає в перетворенні символів із блоку 51 ортогональної демодуляції в кодові біти LDPC і подає ці кодові біти у деперемежовувач 53. Деперемежовувач 53 містить у собі мультиплексор (MUX) 54 і деперемежовувач 55 прокрутки стовпчиків і виконує зворотне перемежовування для кодових бітів коду LDPC із блоку 52 зворотного відображення. Зокрема, мультиплексор 54 здійснює процес зворотної заміни (зворотний процес до процесу заміни), що відповідає процесу заміни, який здійснюється демультиплексором 25 за Фіг. 8, для кодів LDPC із секції 52 зворотного відображення, тобто процес зворотної заміни для повернення позицій кодових розрядів, замінених в процесі заміни, на вихідні позиції. Потім мультиплексор 54 подає код LDPC, отриманий в результаті процесу зворотної заміни, в деперемежовувач 55 прокрутки стовпчиків. Деперемежовувач 55 прокрутки стовпчиків здійснює деперемежовування прокрутки стовпчиків (процес, зворотний перемежовуванню прокрутки стовпчиків), що відповідає перемежовуванню прокрутки стовпчиків як процесу перестановки, здійсненого перемежовувачем 24 прокрутки стовпчиків за Фіг. 8, тобто, наприклад, деперемежовування прокрутки стовпчиків як процесу зворотної перестановки для повернення розміщення кодових розрядів коду LDPC, що має розміщення, змінене перемежовуванням прокрутки стовпчиків як процесу перестановки в вихідне розміщення, для коду LDPC з мультиплексора 54. Зокрема, деперемежовувач 55 прокрутки стовпчиків здійснює деперемежовування прокрутки стовпчиків шляхом запису кодових розрядів коду LDPC в пам'ять і зчитування записаних кодових розрядів з пам'яті для деперемежовування, при цьому пам'ять виконана аналогічно пам'яті 31, показаній на Фіг. 22 тощо. Слід зазначити, що в деперемежовувачі 55 прокрутки стовпчиків запис кодових розрядів здійснюється в напрямку рядка пам'яті для деперемежовування за допомогою адрес зчитування 24 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 при зчитуванні кодів з пам'яті 31 в якості адрес запису. При цьому зчитування кодових розрядів здійснюється в напрямку стовпчика пам'яті для деперемежовування за допомогою адрес запису при записі кодових розрядів в пам'ять 31 в якості адрес зчитування. Коди LDPC, отримані в результаті деперемежовування прокрутки стовпчиків, подаються з деперемежовувача 55 прокрутки стовпчиків в секцію 56 декодування LDPC. Тут, хоча код LDPC, поданий із секції 52 зворотного відображення в деперемежовувач 53 отриманий перемежовуванням парності, перемежовуванням прокрутки стовпчиків і процесом заміни, здійсненими по порядку, деперемежовувач 53 здійснює тільки процес зворотної заміни, що відповідає процесу заміни, і деперемежовування прокрутки стовпчиків, що відповідає перемежовуванню прокрутки стовпчиків. Відповідно, деперемежовування парності, що відповідає перемежовуванню парності (процес, зворотний перемежовуванню парності), тобто деперемежовування парності, що повертає розміщення кодових розрядів кодів LDPC, розміщення яких змінено перемежовуванням парності, в вихідне розміщення, не здійснюється. Відповідно, код LDPC, для якого процес зворотної заміни й деперемежовування прокрутки стовпчиків здійснені, але деперемежовування парності не здійснене, подається з (деперемежовувача 55 прокрутки стовпчиків) деперемежовувача 53 в секцію 56 декодування LDPC. Секція 56 декодування LDPC здійснює декодування LDPC коду LDPC з деперемежовувача 53 за допомогою перетвореної матриці перевірки на парність, отриманої за рахунок здійснення щонайменше заміни стовпчиків, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC за Фіг. 8, і виводить дані, отримані в результаті декодування LDPC як результат декодування об'єктних даних. На Фіг. 30 наведено блок-схему послідовності операцій, що ілюструє процес приймання, що здійснюється пристроєм 12 приймання за Фіг. 70. Секція 51 ортогональної демодуляції приймає модульований сигнал від передавального пристрою 11 на етапі S111. Потім, обробка переходить до етапу S112, на якому секція 51 ортогональної модуляції здійснює ортогональну демодуляцію модульованого сигналу. Секція 51 ортогональної демодуляції подає символи, отримані в результаті ортогональної демодуляції, в секцію 52 зворотного відображення, після чого обробка переходить від етапу S112 до етапу S113. На етапі S113 блок 52 зворотного відображення виконує зворотне відображення, що полягає в перетворенні символів, із блоку 51 ортогональної демодуляції в кодові біти коду LDPC, і подає кодові біти у деперемежовувач 53, після чого обробка переходить на етап S114. На етапі S114 деперемежовувач 53 виконує зворотне перемежовування кодових бітів коду LDPC із блоку 52 зворотного перемежовування, після чого обробка переходить на етап S115. Зокрема, на етапі S114 мультиплексор 54 у зворотному перемежовувачі 53 виконує процес зворотної заміни для коду LDPC із блоку 52 зворотного перемежовування й подає код LDPC, отриманий у результаті обробки зворотної заміни, у деперемежовувач 55 прокрутки стовпчиків. Деперемежовувач 55 прокрутки стовпчиків здійснює деперемежовування прокрутки стовпчиків для коду LDPC з мультиплексора 54 і подає код LDPC, отриманий в результаті деперемежовування прокрутки стовпчиків, в секцію 56 декодування LDPC. На етапі S115 секція 56 декодування LDPC здійснює декодування LDPC коду LDPC з деперемежовувача 55 прокрутки стовпчиків за допомогою перетвореної матриці перевірки на парність, отриманої шляхом здійснення щонайменше заміни стовпчиків, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC за Фіг. 8, і виводить дані, отримані декодуванням LDPC як результат декодування об'єктних даних. Після цього обробка закінчується. Слід зазначити, що процес приймання за Фіг. 30 здійснюється багаторазово. Крім того, на Фіг. 29 мультиплексор 54 для здійснення процесу зворотної заміни й деперемежовувач 55 прокрутки стовпчиків для здійснення деперемежовування прокрутки стовпчиків виконані окремо один від одного для зручності опису, аналогічно за Фіг. 8. Однак мультиплексор 54 і деперемежовувач 55 прокрутки стовпчиків можуть бути виконані разом. Далі, коли передавальний пристрій 11 за Фіг. 8 не здійснює перемежовування прокрутки стовпчиків, немає необхідності в використанні деперемежовувача 55 прокрутки стовпчиків в приймальному пристрої 12 за Фіг. 29. Тепер декодування LDPC, що здійснюється секцією 56 декодування LDPC за Фіг. 29 описується далі. Секція 56 декодування LDPC за Фіг. 29 здійснює декодування LDPC коду LDPC, для якого здійснені процеси зворотної заміни й деперемежовування прокрутки стовпчиків, але не 25 UA 101485 C2 5 10 15 здійснене деперемежовування парності, з деперемежовувача 55 прокручування стовпчиків, як описано вище, за допомогою перетвореної матриці перевірки на парність, отриманої здійсненням щонайменше заміни стовпчиків, що відповідає перемежовуванню парності для матриці Н перевірки на парність, використаної для кодування LDPC секцією 21 кодування LDPC за Фіг. 8. Тут, декодування LDPC, яке може придушувати робочу частоту в досить широкому діапазоні при зменшенні розмірів схем за рахунок здійснення декодування LDPC за допомогою перетвореної матриці перевірки на парність, запропонованої раніше (див., наприклад, заявку на патент Японії № 2004-343170). Таким чином, раніше запропоноване декодування LDPC, яке використовує перетворену матрицю перевірки на парність, описується спочатку посилаючись на Фіг. 31-34. На Фіг. 31 наведено приклад матриці Н перевірки на парність коду LDPC, довжина N коду якого дорівнює 90, а швидкість кодування дорівнює 2/3. Слід зазначити, що на Фіг. 31, 0 представлений крапкою (.) (це також стосується Фіг. 32 і 33, що описані нижче). В матриці H перевірки на парність за Фіг. 31, матриця парності має сходинкову структуру. На Фіг. 32 показана матриця H' перевірки на парність, отримана в результаті застосування заміни рядків відповідно до виразу (8) і заміни стовпчиків відповідно до виразу (9), у матриці H перевірки на парність за Фіг. 31. 20 Заміна рядків: (6s+t + 1)-ий рядок  (5t+s + 1)-ий рядок Заміна стовпчиків: (6х + y+61)-й стовпчик  (5y + х + 61)-й стовпчик 25 30 35 40 45 50 55 (8) (9) Однак в виразах (8) і (9) s, t, x і y є цілими числами в межах 0  s < 5, 0  t < 6, 0  x < 5 і 0  y < 6, відповідно. Згідно умови для заміни рядків за виразом (8), заміна здійснюється таким чином, що 1-ий, 7ий, 13-ий, 19-ий і 25-ий рядки, кожен з номерів яких має залишок 1 від ділення на 6, заміняються на 1-ий, 2-ий, 3-ий, 4-ий і 5-ий рядки, а 2-й, 8-й, 14-й, 20-й і 26-й рядки, кожен з номерів яких має залишок 2 від ділення на 6, заміняються на 6-й, 7-й, 8-й, 9-й і 10-й рядки. З іншого боку, згідно умови для заміни стовпчиків за виразом (9), заміна здійснюється для 61-го й наступних стовпчиків (матриці парності), так що 61-й, 67-й, 73-й, 79-й і 85-й стовпчики, кожний з номерів яких має залишок 1 від ділення на 6, заміняються на 61-й, 62-й, 63-й, 64-й і 65стовпчики, а 62-й, 68-й, 74-й, 80-й і 86-й стовпчики, кожний з номерів яких має залишок 2 від ділення на 6, заміняються на 66-й, 67-й, 68-й, 69-й і 70-й стовпчики. Матриця, отримана шляхом здійснення заміни рядків і стовпчиків для матриці Н перевірки на парність за Фіг. 31, є матрицею Н' перевірки на парність за Фіг. 32. Тут, навіть якщо здійснюється заміна рядків матриці Н перевірки на парність, це не впливає на розміщення кодових розрядів коду LDPC. При цьому, заміна стовпчиків за виразом (9) відповідає перемежовуванню парності, коли довжина K інформації, блокове число Р стовпчиків циклічної структури і дільник q (= М/Р) довжини М парності (тут, 30) в перемежовуванні парності при перемежовуванні (K+qx+y + 1)-го кодового розряду в позицію (K + Ру + х)-го кодового розряду встановлюються, відповідно, на 60, 5 і 6. Якщо матриця Н' перевірки на парність (тут і далі іменована, відповідно, як заміщена матриця перевірки на парність) за Фіг. 32 множиться на результат її ж заміни за виразом (9) для коду LDPC матриці Н перевірки на парність (тут і далі іменована, відповідно, як вихідна матриця перевірки на парність) за Фіг. 31, то виводиться нульовий вектор. Зокрема, коли вектор-рядок, отриманий застосуванням заміни стовпчиків за виразом (9) для вектора-рядка як коду LDPC Т (кодового слова) вихідної матриці Н перевірки на парність, представлений через c", оскільки Нс стає нульовим вектором через характеристики матриці перевірки на парність, природно, що і T H'c’ стає нульовим вектором. З вищесказаного випливає, що перетворена матриця Н' перевірки на парність за Фіг. 32 стає матрицею перевірки на парність коду с' LDPC, отриманого шляхом здійснення заміни стовпчиків за виразом (9) для коду з LDPC вихідної матриці Н перевірки на парність. Відповідно, шляхом здійснення заміни стовпчиків за виразом (9) для коду c LDPC вихідної матриці Н перевірки на парність, декодування (декодування LDPC) коду с' LDPC після заміни стовпчиків за допомогою матриці H' перевірки на парність за Фіг. 32, а потім здійснення зворотної заміни для заміни стовпчиків за виразом (9) для результату декодування, можна одержати результат декодування, аналогічний тому, який отриманий, коли код LDPC вихідної матриці Н перевірки на парність декодується за допомогою матриці Н перевірки на парність. 26 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 На Фіг. 33 наведено перетворену матрицю Н' перевірки на парність за Фіг. 32, в якій передбачений простір між блоками з матриць 5  5. На Фіг. 33 перетворена матриця Н' перевірки на парність представлена комбінацією блокових матриць із 5  5 елементів, іншої матриці (іменованої тут і далі як квазіблокова матриця), яка відповідає блоковій матриці, в якої елемент або елементи зі значенням 1 замінені на елемент або елементи зі значенням 0, ще однієї матриці (іменованої тут і далі відповідно як зсунута матриця), яка відповідає блоковій матриці або квазіблоковій матриці після того, як вона циклічно зсунута (циклічний зсув), ще однієї матриці (іменованої тут і далі відповідно як сумарна матриця) із двох або більше блокових матриць, квазіблокових матриць і зсунутої матриці, і нульової матриці з 5  5 елементів. Можна вважати, що перетворена матриця Н' перевірки на парність за Фіг. 33 складена із блокової матриці, квазіблокової матриці, зсунутої матриці, сумарної матриці й нульової матриці з 5  5 елементів. Для цього, матриці з 5  5 елементів, які утворюють перетворену матрицю Н' перевірки на парність, іменуються тут і далі як компонентні матриці. Для декодування коду LDPC, представленого матрицею перевірки на парність, представленою матрицею з Р  Р компонентів, можна використовувати архітектуру, яка здійснює математичну операцію вузла перевірки й математичну операцію вузла змінної одночасно для Р вузлів перевірки й Р вузлів змінної. Фіг. 34 ілюструє блок-схему прикладу конфігурації декодувального пристрою, який здійснює таке декодування, як було описано. Зокрема, на Фіг. 31 наведено приклад конфігурації кодувального пристрою, який здійснює декодування кодів LDPC вихідної матриці Н перевірки на парність за Фіг. 31 за допомогою перетвореної матриці Н' перевірки на парність за Фіг. 33, отриманої шляхом здійснення щонайменше заміни стовпчиків за виразом (9). Декодувальний пристрій за Фіг. 34 містить в своєму складі запам'ятовуючий пристрій 300 даних ребер, що містить шість регістрів 3001-3006 FIFO, селектор 301 для вибору регістрів 30013006 FIFO, секцію 302 обчислення вузла перевірки, два ланцюги 303 і 308 циклічного зсуву, запам'ятовуючий пристрій 304 даних ребер, що містить вісімнадцять регістрів 304 1-30418 FIFO, селектор 305 для вибору регістрів 3041-30418 FIFO, пам'ять 306 прийнятих даних, секцію 307 обчислення вузла змінної, ланцюг 308 циклічного зсуву секцію 309 обчислення декодованого слова, секцію 310 перестановки прийнятих даних і секцію 311 реорганізації декодованих даних. Спочатку, описується спосіб збереження даних в запам'ятовуючому пристрої 300 і 304 даних ребер. Запам'ятовуючий пристрій 300 даних ребер містить в своєму складі шість регістрів 3001-3006 FIFO, число яких дорівнює частці від ділення числа 30 рядків перетвореної матриці H" перевірки на парність за Фіг. 33 на число 5 рядків компонентної матриці. Кожний з регістрів 300 y FIFO (y=1, 2,…, 6) має множину щаблів областей зберігання, так що повідомлення, що відповідають п'ятьом ребрам, число яких дорівнює числу рядків і числу стовпчиків компонентних матриць, можуть зчитуватись із цих областей зберігання кожного щабля або записуватися в них одночасно. Далі, число щаблів областей зберігання кожного регістру 300 y FIFO дорівнює дев'яти, що є максимальним числом одиниць (вага Хемінга) в напрямку рядка перетвореної матриці перевірки на парність за Фіг. 33. У регістрі 3001 FIFO дані (повідомлення vi з вузлів змінної), що відповідають позицій зі значенням 1 в першому-п'ятому рядках перетвореної матриці H" перевірки на парність за Фіг. 33, зберігаються в закритому вигляді в горизонтальному напрямку в окремих рядках (у формі, де 0 ігнорується). Зокрема, якщо елемент в j-му рядку i-го стовпчика представлений як (j, i), то в областях зберігання в першому щаблі регістру 300 1 FIFO зберігаються дані, що відповідають позиціям зі значенням 1 блокової матриці з 5  5 елементів від (1, 1) до (5, 5) перетвореної матриці H" перевірки на парність. В областях зберігання другого щабля зберігаються дані, що відповідають позиціям зі значенням 1 зсунутої матриці від (1, 21) до (5, 25) перетвореної матриці H' перевірки на парність (зсунута матриця отримана циклічним зсувом блокової матриці з 5  5 елементів на три вправо). Крім того, в областях зберігання із третього до восьмого щаблів дані зберігаються зв'язані з перетвореною матрицею H' перевірки на парність. Далі, в областях зберігання в дев'ятому щаблі зберігаються дані, що відповідають позиціям значень зсунутої матриці з (1, 86) до (5, 90) перетвореної матриці H' перевірки на парність (зсунутої матриці, отриманої заміною значення 1 в першому рядку блокової матриці з 5  5 елементів значенням 0 і потім циклічним зсувом цієї блокової матриці після заміни на один вліво). У регістрі 3002 FIFO зберігаються дані, що відповідають позиціям значення 1 в шостомудесятому рядках перетвореної матриці H" перевірки на парність за Фіг. 33. Зокрема, в області 27 UA 101485 C2 5 10 15 20 25 30 35 40 45 50 55 60 зберігання в першому щаблі регістру 3002 FIFO зберігаються дані, що відповідають позиціям значення 1 першої зсунутої матриці, яка утворює сумарну матрицю від (6, 1) до (10, 5) перетвореної матриці H" перевірки на парність (сумарну матрицю, яка є сумою першої зсунутої матриці, отриманої циклічним зсувом блокової матриці з 55 елементів на один вправо, і другої зсунутої матриці, отриманої циклічним зсувом блокової матриці з 5  5 елементів на два вправо). Далі, в області зберігання в другому щаблі зберігаються дані, що відповідають позиціям значення 1 другої зсунутої матриці, яка утворює сумарну матрицю від (6, 1) до (10, 5) перетвореної матриці H' перевірки на парність. Зокрема, відносно компонентної матриці, вага якої становить 2 або більше, коли ця компонентна матриця представлена в вигляді суми множини чисел блокової матриці з Р  Р елементів з вагою 1, квазіблокової матриці, яка відповідає блоковій матриці, один або кілька елементів якої зі значенням 1 замінені на 0, і зсунутої матриці, отриманої циклічним зсувом блокової матриці або квазіблокової матриці, дані, що відповідають позиціям значення 1 блокової матриці, квазіблокової матриці або зсунутої матриці, вага якої дорівнює 1 (повідомлення, що відповідає ребрам, що належать блоковій матриці, квазіблокової матриці або зсунутій матриці), зберігаються в ту саме адресу (той саме регістр FIFO із числа регістрів 300 13006 FIFO). Крім того, в областях зберігання в третьому-дев'ятому щаблях зберігаються дані зв'язані з перетвореною матрицею H' перевірки на парність. Крім того, регістри 3001-3006 FIFO зберігають дані зв'язані з перетвореною матрицею H" перевірки на парність. Запам'ятовуючий пристрій 304 даних ребер містить вісімнадцять регістрів 304 1-30418 FIFO, число яких дорівнює частці від ділення числа 90 стовпчиків перетвореної матриці H" перевірки на парність на число 5 стовпчиків компонентної матриці. Кожний із запам'ятовуючих пристроїв 304х (х = 1, 2,…, 18) містить в собі множину щаблів областей зберігання, і повідомлення, що відповідають п'ятьом ребрам, число яких дорівнює числу рядків і числу стовпчиків перетвореної матриці H" перевірки на парність, можуть зчитуватися із цих областей зберігання або записуватися в них одночасно. У регістрі 3041 FIFO дані, що відповідають позиціям зі значенням 1 в першому-п'ятому стовпчиках перетвореної матриці H" перевірки на парність за Фіг. 33, (повідомлення uj з вузлів перевірки) зберігаються в закритому вигляді в вертикальному напрямку в окремих стовпчиках (у формі, де 0 ігнорується). Зокрема, в областях зберігання в першому щаблі регістру 304 1 FIFO зберігаються дані, що відповідають позиціям зі значенням 1 блокової матриці з 5  5 елементів від (1, 1) до (5, 5) перетвореної матриці H" перевірки на парність. В областях зберігання другого щабля зберігаються дані, що відповідають позиціям значень першої зсунутої матриці, які утворюють сумарну матрицю від (6, 1) до (10, 5) вертикальної матриці H' перевірки на парність (сумарну матрицю, яка є сумою першої зсунутої матриці, отриманої циклічним зсувом блокової матриці з 5  5 елементів на один вправо, і другої зсунутої матриці, отриманої циклічним зсувом блокової матриці з 5  5 елементів на два вправо). Далі, в областях зберігання в третьому щаблі зберігаються дані, що відповідають позиціям зі значеннями 1 другої зсунутої матриці, яка утворює сумарну матрицю від (6, 1) до (10, 5) вертикальної матриці H' перевірки на парність. Зокрема, відносно компонентної матриці, вага якої становить 2 або більше, коли ця компонентна матриця представлена в вигляді суми множини чисел блокової матриці з Р  Р елементів з вагою 1, квазіблокової матриці, яка відповідає блоковій матриці, один або кілька елементів якої зі значенням 1 замінено на 0, і зсунутої матриці, отриманої циклічним зсувом блокової матриці або квазіблокової матриці, дані, що відповідають позиціям значення 1 блокової матриці, квазіблокової матриці або зсунутої матриці, вага якої дорівнює 1 (повідомлення, що відповідають ребрам, що належать блоковій матриці, квазіблоковій матриці або зсунутій матриці), зберігаються в ту сама адресу (той самий регістр FIFO із числа регістрів 3041-30418 FIFO). Крім того, відносно областей зберігання в четвертому і п'ятому щаблях, дані зберігаються, зв'язані з перетвореною матрицею H" перевірки на парність. Число щаблів областей зберігання регістру 3041 FIFO дорівнює 5, що є максимальним числом для числа одиниць (вага Хемінга) в напрямку рядка в першому-п'ятому стовпчиках перетвореної матриці H" перевірки на парність. Крім того, регістри 3042 і 3043 FIFO зберігають дані, зв'язані з перетвореною матрицею H" перевірки на парність аналогічно, і кожна довжина (число щаблів) регістрів 3042 і 3043 дорівнює 5. Крім того, регістри 3044-30412 FIFO зберігають дані, зв'язані з перетвореною матрицею H" перевірки на парність аналогічно, і довжина кожного з регістрів 304 4-30412 FIFO дорівнює 3. Крім того, регістри 30413-30418 FIFO зберігають дані, зв'язані з перетвореною матрицею H" перевірки на парність аналогічно, і довжина кожного з регістрів 304 4-30412 FIFO дорівнює 2. 28