Швидкодіючий арифметично-логічний мікропроцесор

Швидкодіючий арифметично-логічний мікропроцесор, що містить два вхідних регістри і один вихідний, внутрішню магістраль центрального процесора, блок синхронізації і керування, блок регістрів для передачі даних і сигналів керування, який відрізняється тим, що процесор додатково містить чотири шифратори, виходи яких з'єднані з виходом вихідного регістра, вихід якого з'єднаний з внутрішньою магістраллю центрального процесора, а вихід сумісного дешифратора з'єднаний з чотирма ключами шифратора, ключі виконані на логічних елементах І, а виходи ключів з'єднані з керуючими входами чотирьох шифраторів, також процесор містить демультиплексор на чотири входи, які з'єднані з іншими входами чотирьох ключів, а один з входів-виходів демультиплексора з'єднаний з внутрішньою магістраллю центрального процесора, а другий вхід-вихід демультиплексора з'єднаний з блоком синхронізації і керування. UA (21) a200800849 (22) 24.01.2008 (24) 25.02.2010 (46) 25.02.2010, Бюл.№ 4, 2010 р. (72) ТВЕРЕЗОВСЬКИЙ ВАСИЛЬ СЕМЕНОВИЧ, БАРАНЕНКО РОМАН ВАСИЛЬОВИЧ (73) ХЕРСОНСЬКИЙ НАЦІОНАЛЬНИЙ ТЕХНІЧНИЙ УНІВЕРСИТЕТ (56) UA a200604855 C2; 12.11.2007 UA 75965 C2; 15.06.2006 RU 2006911 C1; 30.01.1994 RU 2123720 C1; 20.12.1998 RU 2035064 C1; 10.05.1995 JP 60262277 A; 25.12.1985 US 20020156818 A1; 24.10.2002 US 6078940 A; 20.06.2000 Столлингс Уильям. Структурная организация и архитектура компьютерных систем. Изд. 5-е: Пер. с англ. - Издательский дом "Вильямc", 2002. С.372-375, С.517-520, рис.11.2 C2 2 (19) 1 3 Основним недоліком цього пристрою є мала швидкодія при виконанні арифметичних операцій додавання і віднімання. Відомий процесор для виконання арифметичних операцій множення, ділення, додавання і віднімання, який більш близький по своїй суті до запропонованого і прийнятого за прототип (див. с.518, рис.11.2, Уильям Столлингс, Структурная организация и архитектура компьютерных систем 5-е издание: Перевод с английского, Издательский дом «Вильяме». 2002. 896с.), до складу якого входять: два вхідних регістри і один вихідний регістр, головні структурні компоненти процесора, це арифметично-логічний пристрій (АЛП) і пристрій керування (ПК) і синхронізації АЛЛ виконує обчислення, тобто перетворення інформації, а ПК керує як потоком даних і команд, так і порядком виконання операцій в АЛП. Крім того, на схемі показана і внутрішня пам'ять процесора - блок регістрів. Для передачі даних і сигналів керування служит внутрішня магістраль ЦП. По цій магістралі дані передаються між регістрами і АЛП, оскільки АЛП може оперувати тільки з даними, що зберігаються в регістрах. Недоліком процесора є мала швидкодія при виконанні математичних операцій множення, ділення, додавання і віднімання, і яка залежить від АЛП. Задачею даного технічного рішення є створення швидкодіючого арифметично-логічного мікропроцесора, конструктивні особливості якого забезпечили б можливість виконання арифметичних операцій множення, ділення, додавання і віднімання з великою швидкодією. Рішення поставленої задачі досягаються тим, швидкодіючий арифметично-логічний мікропроцесор, що містить два вхідних регістри і один вихідний, внутрішня магістраль центрального процесора, блок синхронізації і керування, блок регістрів для передачі даних і сигналів керування, також містить чотири шифратори, виходи яких з'єднані з виходом вихідного регістра, вихід якого з'єднаний з внутрішньою магістраллю центрального процесора, а вихід сумісного дешифратора з'єднаний з чотирма ключами шифратора, ключі виконані на логічних елементах І, а виходи ключів з'єднані з керуючими входами чотирьох шифраторів, також процесор містить демультиплексор на чотири входи, які з'єднані з іншими входами чотирьох ключів, а один з входів-виходів демультиплексора з'єднаний з внутрішньою магістраллю центрального процесора, а другий вхід-вихід демультиплексора з'єднаний з блоком синхронізації і керування. На відміну від прототипу введення в схему запропонованого мікропроцесора, чотирьох шифраторів і сумісного дешифратора забезпечує виконання арифметичних операцій значно з більшою швидкодією і практично в реальному масштабі часу. Функціональна схема пристрою, показана на кресленні (Фіг.1). До складу пристрою входять: 1 набір регістрів, для передачі даних і сигналів керування; 2 - блок синхронізації, для керування потоком даних і команд; 3 - демультиплексор, керує ключами шифраторів; 4, 5 - вхідні регістри, для 89676 4 передачі даних сумісному дешифратору; 6 - сумісний дешифратор, для перетворення кодів; 7 - чотири ключі шифраторів, для комутації шифраторів; 8 - чотири шифратори, довгострокова пам'ять; 9 вихідний регістр, для передачі даних на внутрішню магістраль центрального процесора. Наперед будують сумісний повний дешифратор, яким перетворюють р-розрядний сумісний двійковий код вхідних двох регістрів на всі його сполучення в k-розрядний одиничний код, де р=m+n, k=2p, m і n - кількість розрядів вхідних двох регістрів, в які заносяться вхідні дані множення, ділення, додавання і віднімання, повний сумісний дешифратор визначають за системою булевих функцій (1), Z 0 x 0 x1 x 2 ... x m 1 x m y 0 y1 ...y n 2 y n 1 y n Z1 x 0 x1 x 2 ... x m 1 x m y 0 y1 ...y n 2 y n 1 y n Z 2 x 0 x1 x 2 ... x m 1 x m y 0 y1 ...y n 2 y n 1 y n (1) Zk Zk Zk Zk 3 2 1 x 0 x1 x 2 ... x m x 0 x1 x 2 ... x m 1 xm y 0 y1 ... y n 1 x m y 0 y1 ... y n x 0 x1 x 2 ... x m 1 x m y 0 y1 ... y n x 0 x1 x 2 ... x m 1 x m y 0 y1 ... y n yn 2 yn 2 1 yn 1 yn 2 yn 1 yn 2 yn 1 yn також наперед програмуються чотири шифратори для виконання арифметичних операцій - множення, ділення, додавання та віднімання, при програмуванні шифратора для множення визначають добутки Α1, Α2, А3,...,Аk-2, Аk-1, Аk кожній комбінацій двох чисел, що описуються системою функцій (2) і заносять добутки в шифратор по адресам відповідно системі функцій (1) - Z1, Z2, Z3,...,Zk-2, Zk-1, Zk, при програмуванні шифратора для ділення визначають частки від ділення В1, В2, В3,...,Вk-2, Вk-1, Вk, кожних комбінацій двох чисел, що описують системою функцій (3) і заносять частки в ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) A 1 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) A 2 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) A 3 ( 2) ( x 0 x1 ... x m 1 xm ) ( y 0 y1 ... y n 2 yn 1 yn ) Ak 2 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) A k 1 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) A k ( x 0 x1 ... x m ( x 0 x1 ... x m 1 x m ): ( y 0 y1 ... y n x m ):( y 0 y1 ... y n 1 ( x 0 x1 ... x m 1 x m ):( y 0 yn 2 yn 1 yn ) yn 1 yn ) 2 y1 ... y n 2 B1 yn ) B2 1 B3 (3 ) ( x 0 x1 ... x m 1 x m ): ( y 0 y1 ... y n 2 yn 1 yn ) Bk 2 ( x 0 x1 ... x m 1 x m ):( y 0 y1 ... y n 2 y n 1 y n ) B k 1 ( x 0 x1 ... x m 1 x m ):( y 0 y1 ... y n 2 y n 1 y n ) B k 5 ( x 0 x1 ... x m ( x 0 x1 ... x m 1 xm ) ( x 0 x1 ... x m 1 xm ) 89676 ( y 0 y1 ... y n 1 x m ) ( y 0 y1 ... y n yn 2 yn 1 yn ) yn 1 yn ) 2 ( y 0 y1 ... y n 2 C1 1 yn ) C2 C3 ( 4) ( x 0 x1 ... x m 1 xm ) ( y 0 y1 ... y n 2 yn 1 yn ) Ck 2 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) Ck 1 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) Ck ( x 0 x1 ... x m ( x 0 x1 ... x m 1 xm ) ( y 0 y1 ... y n 1 x m ) ( y 0 y1 ... y n ( x 0 x1 ... x m 1 xm ) yn 2 yn 1 yn ) yn 1 yn ) 2 ( y 0 y1 ... y n 2 D1 1 yn ) D2 D3 (5 ) ( x 0 x1 ... x m 1 xm ) ( y 0 y1 ... y n 2 yn 1 yn ) Dk 2 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) Dk 1 ( x 0 x1 ... x m 1 x m ) ( y 0 y1 ... y n 2 y n 1 y n ) Dk шифратор по адресам відповідно системі функцій (1) Z1, Z2, Z3,...,Zk-2, Zk-1, Zk, при програмуванні шифратора для виконання операції додавання визначають суми від додавання С1, С2, С3,...,Сk-2, Сk-1, Сk, кожних комбінацій двох чисел, що описують системою функцій (4) і заносять суми в шифратор по адресам відповідних системі функцій (1) Z1, Z2, Z3,...,Zk-2, Zk-1, Zk, - при програмуванні шифратора для виконання операції віднімання визначають різниці віднімання D1, D2, D3,...,Dk-2, Dk-1, Dk, кожних комбінацій двох чисел, що описують сис Комп’ютерна верстка А. Рябко 6 темою функцій (5) і заносять різниці в шифратор, по адресам відповідно системі функцій (1) Z1, Z2, Z3,...,Zk-2, Zk-1, Zk, при виконанні арифметичних операцій відповідні вихідні одиничні коди дешифратора, що описують системою булевих функцій (1), комутують з входами відповідних шифраторів, що описують системою функцій (2),...,(5), і зчитують з відповідних виходів шифраторів результати виконання арифметичних операцій. Швидкодії арифметичних пристроїв порівнюють при виконанні операції множення, яка забирає значно більше часу других арифметичних операцій і зустрічається приблизно в 10 раз частіше інших арифметичних операцій. Для відомого способу згідно прототипу можна записати Т1=n( 1+ 2), де Т1 - час виконання операції відомого способу; n - кількість розрядів вхідних даних; 1 - час виконання однієї операції зсуву; 2 - час виконання операції одного суматора; наприклад, при n - 16 розрядів і 1≈ 2= , швидкодія способу Т1=32 . В запропонованому пристрої кожна арифметична операція виконується за один такт , тобто Т2≈ ≤Т1, де Т2 - час виконання операції запропонованого пристрою. Із приведеного прикладу виходить, що швидкодія запропонованого пристрою в 32 рази вища відомого пристрою, що обумовлює його промислове застосування. Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601