Паралельний суматор

Паралельний суматор, "і"-розряд якого включає вхідні логічні елементи І та АБО, однойменні входи яких сполучені, при цьому перші входи є входами доданку "і"-розряду, який відрізняється тим, що в "і"-розряд суматора введено два елементи АБО-НІ, чотири логічні елементи І з інвертором НІ на другому їхньому вході, перший і другий вихідні елементи І, перший і другий елементи АБО-НІ і перший і другий елементи АБО, входи яких сполучені з входами першого і другого елемента АБОНІ, виходи яких підключені до першого і другого входів першого і другого вихідного елементів І, виходи яких є виходами позитивної і негативної суми "і"-розряду, а другий і перший входи відповідних вихідних елементів І підключені до виходу U 2 (19) 1 3 для рішення завдання підвищення швидкодії арифметичної операції підсумовування, а саме локалізації скрізного переносу в групі функціональних структур процесу підсумовування й віднімання, доцільно організувати тільки паралельнопослідовний процес підсумовування вхідних аргументів. Ставиться задача вдосконалення паралельного суматора, у якому зміна схеми з'єднання елементів системи дозволяє збільшити швидкодію пристрою в цілому. Вирішується поставлена задача тим, що у паралельного суматора, "i"-розряд якого включає вхідні логічні елементи 1 та АБО, однойменні входи яких з'єднані, при цьому перші входи є входами доданку "i"-розряду, при цьому в "i"-розряд суматора введені два елементи АБО-НІ, чотири логічних елементи 1 з інвертором НІ на другому їхньому вході, перший і другий вихідні елементи І, перший і другий елементи АБО-НІ й перший і другий елементи АБО, входи яких з'єднані з входами першого й другого елемента АБО-НІ, виходи яких підключені до першого й другого входів перших і других вихідних елементів І, виходи яких є виходами позитивної й негативної суми "i"-розряду, а другий і перший входи відповідних вихідних елементів 1 підключені до виходу другого й першого елементів АБО, перші входи яких з'єднані відповідно з виходом вхідного елемента 1 та з виходом четвертого елемента І, перший вхід якого з'єднаний з виходом вхідного елемента АБО, а вхід інвертора НІ, другого його входу, є входом проміжної суми "і-1"-розряду й підключений до першого входу третього елемента І, вхід інвертора НІ, другого його входу, підключений до виходу вхідного елемента АБО і є виходом проміжної суми "i"розряду, при цьому вихід третього елемента І з'єднаний з другим входом першого елемента АБО, другий вхід другого елемента АБО підключений до виходу другого елемента І з інвертором НІ на другому його вході, перший його вхід є входом негативного другого доданку, а інвертор НІ з'єднаний з першим входом першого елемента І з інвертором на другому його вході та є входом першого позитивного доданку, вхід його інвертора НІ є входом негативного другого доданку, позитивним входом другого доданку є перші входи вхідних елементів І та АБО, другі входи яких з'єднані з виходом першого елемента І з інвертором на його другому вході (фіг. 1). Паралельний суматор, "і"- розряд якого включає вхідні логічні елементи І 1 і АБO2, однойменні входи яких з'єднані, при цьому перші входи є входами доданку "і"-розряду, при цьому в "і"-розряд суматора введені чотири логічних елементи І 3, 4, 5 і 6 з інвертором НІ 7, 8, 9 і 10 на другому їхньому вході, перший і другий вихідні елементи І 11 і 12, перший 13 і другий 14 елементи АБО й перший і другий елементи АБО-НІ 15 і 16. Робота паралельного суматора полягає в наступному. Якщо сформувати графоаналітичну структуру процесу підсумовування у вигляді фіг.2, то на першому етапі підсумовування вхідних аргументів доданків, які представлені у двійковій системі +[nі] і в позиційно-знаковій системі +[mі], здій 50534 4 снюється операція попереднього видалення можливих логічних нулів «+1-1» «0» у системі вхідних аргументів +[nі] та ±[mі]. Дану операцію виконують елементи Н I7 та І3 у структурі позитивних аргументів +nі й +mі в "i"-розряді, при цьому одночасно аргумент -mі логічного нуля «+1-1» «0» видаляється елементами Н 18 та 14. При цьому формують систему +[ nі] и +[mi] /-[ mі], у якій відсутні логічні нулі «+1-1» - «0». Після чого за допомогою логічних елементів 11 формують другу проміжну суму ± [S2i], а за допомогою логічного елемента АБO2 формують першу проміжну суму +[S2i], що за допомогою елементів Н I9 і 10 та елементів I5 та 6 в "і" розряді піддають логічному диференціюванню +[S1i] d/dn ±[S1i]’ Сам процес логічного диференціювання (фіг. 3) полягає, власне кажучи, у виконанні скрізного попереднього переносу послідовності активних аргументів "1111" за винятком молодшого розряду, при цьому легко вбачається однозначна відповідність виду, зображеного на фіг.4, де f(∟) - графо-аналітична функція, що адекватно відповідає конкретній реалізації n архітектурної композиції логічних аргументів f(2 ); f'(∟) - похідна графо-аналітичної функції f(∟). Якщо мати на увазі під функцією f'(∟), наприклад, електричний сигнал U(t) і пропустити його через диференцюючу електронну структуру, f(C,R) (фіг. 5), то результуючим сигналом буде U'(t) f'(∟). На підставі викладеного витікає, що позиційнознаковий код є результатом диференціювання графо-аналітичної функції f(∟), при цьому похідна f'(∟) не позбавлена інформаційного параметра, отже, двійковий код f(2n) надлишковий у цій площині аналізу, а сам процес логічного диференціювання є, власне кажучи, процесом введення наскрізного переносу. Після виконання операції логічного диференціювання +[S1i] d/dn ±[S1i]' залишається виконати функціональне сполучення аргументів результату диференціювання ±[S1i]' і другої проміжної суми ± [S2i] (фіг. 6). Дана операція виконується за допомогою логічних елементів АБО 13 і 14. У результаті виконання операції сполучення формується структура з можливими логічними нулями «+1-1» «0», які для одержання кінцевої суми ±[Si] необхідно видалити. Видалення логічних нулів у сполученій структурі виконують вихідні елементи І 11 та І 12, які функціонально зв'язані з елементом контролю АБО-НІ 15 та АБО-НІ 16 за логічними нулями. При наявності логічних нулів у сполученій структурі елементів АБО-НІ 15 та НІ 16 виключає активізацію вихідних елементів І 11 та І 12. Зі сформованої послідовності елементів виходить, що для 32-х розрядного паралельного суматора f(= ) лінійна послідовність логічних елементів у кожному розряді відповідає восьми умовним логічним функціям І. Інакше кажучи, час, через який результат процесу підсумовування f(= )32 буде достовірним, еквівалентно часу спрацьовування восьми умовним логічним функціям f(&)-I ts(=)32 7 f(&). Враховуючи, що основним параметром є швидкодія, на даному етапі технологічного розвитку, 5 50534 то в порівнянні з паралельно-послідовним методом підсумовування f ( де I I )32 , ts( I )32 ~ 22 f (&) I виграш у швидкодії становить ts ~22/7 ~3 рази. Інакше кажучи, виграш у швидкодії паралельного суматора можна одержати при переході до 6 оптимальної й умовно-оптимальної системи числення приблизно в 3 рази. Область застосування паралельного суматора - це нагромаджуючі суматори й помножувачі, при цьому виграш у швидкодії буде зростати залежно від кількості циклів підсумовування. Використання винаходу дозволить істотно збільшити швидкодію процесорних пристроїв у цілому. 7 Комп’ютерна верстка А. Крулевський 50534 8 Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601