Комбінаторно-логічний процесор

Реферат: Комбінаторно-логічний процесор, який має k груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, елемент І, керуючий вхід, блок пам'яті, тригер, два елемента НІ, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, причому вихід тригера з'єднаний з виходом ознаки наявності рішення та через перший елемент НІ з першим входом елемента І, керуючий вхід з'єднаний з другим входом елемента І та з керуючим входом блока пам'яті, вихід елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід лічильника з'єднаний з виходом ознаки відсутності рішення та через другий елемент НІ з'єднаний з третім входом елемента І, виходи блока пам'яті з'єднані з виходами результату, причому містить дві керуючих шини, формувач результату, k функціональних перетворювачів, причому виходи результату з'єднані з першими групами входів функціональних перетворювачів, перша керуюча шина з'єднана з другими групами входів функціональних перетворювачів, і-та група інформаційних входів з'єднана з третіми групами входів і-го функціонального перетворювача (і=1, …,k), виходи функціональних перетворювачів з'єднані з відповідними інформаційними входами формувача результату, друга керуюча шина з'єднана з керуючими входами формувача результату, вихід якого з'єднаний з входом тригера. UA 121976 U (54) КОМБІНАТОРНО-ЛОГІЧНИЙ ПРОЦЕСОР UA 121976 U UA 121976 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до обчислювальної техніки і призначена для рішення комбінаторно-логічних задач. Відомий пристрій для рішення логічних рівнянь (а.с. СРСР № 1411768, кл. G06F 15/20, опубл. 23.07.88 р.), що містить лічильник, елемент І, перший і другий елементи НІ, тригер, операційний блок, блок порівняння, n груп по m елементів І, кожна, де n - число змінних рівняння. Відомий пристрій для вирішення комбінаторно-логічних задач (Патент України № 38565, G06F 17/27, опубл. 2001 р., бюл. № 4), який має К груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, блок пам'яті, тригер, перший і другий елементи НІ, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, керуючий вхід, два елемента І, К блоків обчислення значення співмножника. Недоліком відомого пристрою є обмежені функціональні можливості. Найбільш близьким по технічній суті і результату, що досягається, є комбінаторно-логічний процесор (Патент України № 69823, G06F 15/177 (2006.01) опуб. 15.09.2004, бюл. № 9, 2004 р.), який має k груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, елемент І, керуючий вхід, блок пам'яті, тригер, два елемента НІ, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, причому вихід тригера з'єднаний з виходом ознаки наявності рішення та через перший елемент НІ з першим входом елемента І, керуючий вхід з'єднаний з другим входом елемента І та з керуючим входом блока пам'яті, вихід елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід лічильника з'єднаний з виходом ознаки відсутності рішення та через другий елемент НІ з'єднаний з третім входом елемента І, виходи блока пам'яті 6 з'єднані з виходами результату. Недоліком відомого пристрою є обмежені функціональні можливості. В основу корисної моделі поставлено задачу вдосконалення комбінаторно-логічного процесора шляхом введення нового складу елементів та нової організації взаємозв'язків між ними, забезпечити ширші функціональні можливості при використанні, а саме - спроможність вирішення більш широкого класу логічних рівнянь. Поставлена задача вирішується тим, що комбінаторно-логічний процесор, який має k груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, елемент І, керуючий вхід, блок пам'яті, тригер, два елемента НІ, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, причому вихід тригера з'єднаний з виходом ознаки наявності рішення та через перший елемент НІ з першим входом елемента І, керуючий вхід з'єднаний з другим входом елемента І та з керуючим входом блока пам'яті, вихід елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід лічильника з'єднаний з виходом ознаки відсутності рішення та через другий елемент НІ з'єднаний з третім входом елемента І, виходи блока пам'яті 6 з'єднані з виходами результату, згідно з корисною моделлю, містить дві керуючих шини, формувач результату, k функціональних перетворювачів, причому виходи результату з'єднані з першими групами входів функціональних перетворювачів, перша керуюча шина з'єднана з другими групами входів функціональних перетворювачів, і-та група інформаційних входів з'єднана з третіми групами входів і-го функціонального перетворювача (і=1,…,k), виходи функціональних перетворювачів з'єднані з відповідними інформаційними входами формувача результату, друга керуюча шина з'єднана з керуючими входами формувача результату, вихід якого з'єднаний з входом тригера. На кресленні представлена функціональна схема комбінаторно-логічного процесора. Комбінаторно-логічний процесор має k груп інформаційних входів по n розрядів у кожній 1, виходи результату 2, лічильник 3, елемент І 4, керуючий вхід 5, блок пам'яті 6, тригер 7, два елемента НІ 8, 9, вихід ознаки відсутності рішення 10, вихід ознаки наявності рішення 11, дві керуючих шини 12, 13, формувач результату 14, k функціональних перетворювачів 15, причому вихід тригера 7 з'єднаний з виходом ознаки наявності рішення 11 та через перший елемент НІ 8 з першим входом елемента І 4, керуючий вхід 5 з'єднаний з другим входом елемента І 4 та з керуючим входом блока пам'яті 6, вихід елемента І 4 з'єднаний з рахунковим входом лічильника 3, перші n виходів якого з'єднані з адресними входами блока пам'яті 6, (n+1)-ий вихід лічильника 3 з'єднаний з виходом ознаки відсутності рішення 10 та через другий елемент НІ 9 з'єднаний з третім входом елемента І 4, виходи блока пам'яті 6 з'єднані з виходами результату 2, виходи результату 2 з'єднані з першими групами входів функціональних перетворювачів 15, перша керуюча шина 12 з'єднана з другими групами входів функціональних перетворювачів 15, і-та група інформаційних входів 1і з'єднана з третіми групами входів і-го функціонального перетворювача 15i, і=1,…,k, виходи функціональних перетворювачів 15 з'єднані з відповідними 1 UA 121976 U 5 10 15 20 25 30 35 40 інформаційними входами формувача результату 14, друга керуюча шина 13 з'єднана з керуючими входами формувача результату 14, вихід якого з'єднаний з входом тригера 7. Працює комбінаторно-логічний процесор таким чином. При описі роботи пристрою введені наступні позначення: n - кількість змінних, k - кількість співмножників, X - значення на виходах блока пам'яті 6, Аi - значення коефіцієнтів і-го співмножника Ω - логічна операція, яку реалізують функціональні перетворювачі 15, Пi - значення логічної функції на виходах і-го функціонального перетворювача 15i, Ψ - логічна операція, яку реалізує формувач результату 14, Р - значення логічної функції на виході формувача результату 14. На інформаційні входи 11-1k подаються значення коефіцієнтів А відповідно для кожного співмножника, причому Аij=1, якщо в диз'юнктивну форму і-го співмножника входить j-та змінна (інакше - 0). На першу керуючу шину 12 подається двійковий код, що визначає логічну операцію, яку реалізують функціональні перетворювачі 15, а на другу керуючу шину 13 подається двійковий код, що визначає логічну операцію, яку реалізує формувач результату 14. Пошук рішення полягає в послідовному формуванні двійкових кодів (X) та визначенні значень співмножників, при цьому знаходиться рішення мінімальної вартості. У початковому стані тригер 7 знаходиться в стані "1", двійковий лічильник 3 в стані 0…0. У залежності від двійкового коду, що надходить з виходу лічильника 3, з виходу блока 6 пам'яті видаються сигнали "1" у відповідних позиціях, при цьому номери позицій "1", що формуються для кожного стану лічильника 3, є лексикографічно впорядкованими, тобто спочатку записані коди для сполучень по одному елементу, потім по два, по три і т.д. На (n+1)-му виході двійкового лічильника - сигнал "0", на виході елемента HI 9 "1", тому після подачі на керуючий вхід 5 тактових імпульсів через елемент І 4 імпульси надходять на рахунковий вхід двійкового лічильника 3, змінюючи його стан і відповідне двійкове слово на виходах блока пам'яті 6. Значення і-го вихідного розряду блока 6 пам'яті відповідає значенню Xi. Функціональні перетворювачі 15 та формувач результату 14 визначають значення сигналу Р. У процесі роботи пристрою можуть бути два випадки. Рішення рівняння існує (Р=1). При цьому на виході 11 з'являється ознака наявності рішення і значення розрядів на виходах 2 результату відповідає значенням X. Рішення немає (Р=0). У цьому випадку після перебору всіх варіантів двійковий лічильник 3 на (n+1)-му виході формує сигнал "1", при цьому на виході 10 з'являється ознака відсутності рішення, через елемент НІ 9 на вхід елемента І 4 надходить сигнал "0", що закриває надходження імпульсів на рахунковий вхід лічильника 3. Таким чином, пристрій розв'язує логічні рівняння. У порівнянні із прототипом заявлений пристрій вирішує більш широкий клас логічних рівнянь, тобто має ширші функціональні можливості. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 45 50 55 Комбінаторно-логічний процесор, який має k груп інформаційних входів по n розрядів у кожній, виходи результату, лічильник, елемент І, керуючий вхід, блок пам'яті, тригер, два елемента НІ, вихід ознаки відсутності рішення, вихід ознаки наявності рішення, причому вихід тригера з'єднаний з виходом ознаки наявності рішення та через перший елемент НІ з першим входом елемента І, керуючий вхід з'єднаний з другим входом елемента І та з керуючим входом блока пам'яті, вихід елемента І з'єднаний з рахунковим входом лічильника, перші n виходів якого з'єднані з адресними входами блока пам'яті, (n+1)-ий вихід лічильника з'єднаний з виходом ознаки відсутності рішення та через другий елемент НІ з'єднаний з третім входом елемента І, виходи блока пам'яті з'єднані з виходами результату, який відрізняється тим, що містить дві керуючих шини, формувач результату, k функціональних перетворювачів, причому виходи результату з'єднані з першими групами входів функціональних перетворювачів, перша керуюча шина з'єднана з другими групами входів функціональних перетворювачів, і-та група інформаційних входів з'єднана з третіми групами входів і-го функціонального перетворювача (і=1, …,k), виходи функціональних перетворювачів з'єднані з відповідними інформаційними входами формувача результату, друга керуюча шина з'єднана з керуючими входами формувача результату, вихід якого з'єднаний з входом тригера. 2 UA 121976 U Комп’ютерна верстка О. Рябко Міністерство економічного розвитку і торгівлі України, вул. М. Грушевського, 12/2, м. Київ, 01008, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 3