Логічний процесор

Реферат: Логічний процесор містить шість входів пристрою, вихід пристрою, чотири елементи І, три елементи АБО, мультиплексор із трьома адресними входами й вісьма інформаційними входами. Додатково містить перший та другий керуючі входи та елемент нерівнозначність. UA 121113 U (54) ЛОГІЧНИЙ ПРОЦЕСОР UA 121113 U UA 121113 U 5 10 15 20 25 30 35 40 45 50 55 60 Корисна модель належить до автоматики і обчислювальної техніки і призначена для реалізації шляхом настройки типових логічних функцій. Відомий логічний процесор, що містить входи модуля, вихід модуля, мажоритарні елементи [патент РФ № 2294008, М.кл. G 06 F 7/57, опубл. 20.02.2007]. Недоліком відомого пристрою є низькі функціональні можливості. Відомий логічний процесор, що містить входи модуля, вихід модуля, елементи І, АБО [патент РФ № 2491613, М. кл. G 06 F 7/38, опубл. 27.08.2013]. Недоліком відомого пристрою є низькі функціональні можливості. Найбільш близьким по технічній суті і результату, що досягається є логічний процесор [патент України № 107519, М.кл. G06F 7/00, опубл. 10.06.2016, бюл. № 11, 2016], що містить шість входів пристрою, вихід пристрою, чотири елементи І, три елементи АБО, мультиплексор із трьома адресними входами й вісьма інформаційними входами, причому перший вхід пристрою з'єднаний з першими входами першого, другого, третього елементів І, першого та другого елементів АБО, другий вхід пристрою з'єднаний з другими входами першого, другого, елементів І, другого елемента АБО, першими входами першого елемента АБО, четвертого елемента І, третій вхід пристрою з'єднаний з третім входом першого елемента І, другим входом першого елемента АБО, другим входом четвертого елемента І, третім входом другого елемента АБО, вихід першого елемента І з'єднаний з першим інформаційним входом мультиплексора, вихід другого елемента І з'єднаний з другим інформаційним входом мультиплексора, вихід першого елемента АБО з'єднаний з другим входом третього елемента І, вихід четвертого елемента І з'єднаний з другим входом першого елемента АБО, вихід третього елемента І з'єднаний з третім та п'ятим інформаційними входами мультиплексора, вихід першого елемента АБО з'єднаний з четвертим, шостим, сьомим інформаційними входами мультиплексора, вихід другого елемента АБО з'єднаний з восьмим інформаційним входом мультиплексора, четвертий вхід пристрою з'єднаний з першим адресним входом мультиплексора, п'ятий вхід пристрою з'єднаний з другим адресним входом мультиплексора, шостий вхід пристрою з'єднаний з третім адресним входом мультиплексора. Недоліком відомого пристрою є низькі функціональні можливості. В основу корисної моделі поставлено задачу вдосконалення логічного процесора шляхом введення нового складу елементів та нової організації взаємозв'язків між ними, забезпечити ширші функціональні можливості: реалізація мажоритарної функції та інверсних логічних функцій. Поставлена задача вирішується тим, що логічний процесор, що містить шість входів пристрою, вихід пристрою, чотири елементи І, три елементи АБО, мультиплексор із трьома адресними входами й вісьма інформаційними входами, причому перший вхід пристрою з'єднаний з першими входами першого, другого, третього елементів І, першого та другого елементів АБО, другий вхід пристрою з'єднаний з другими входами першого, другого, елементів І, другого елемента АБО, першими входами першого елемента АБО, четвертого елемента І, третій вхід пристрою з'єднаний з третім входом першого елемента І, другим входом першого елемента АБО, другим входом четвертого елемента І, третім входом другого елемента АБО, вихід першого елемента І з'єднаний з першим інформаційним входом мультиплексора, вихід другого елемента І з'єднаний з другим інформаційним входом мультиплексора, вихід першого елемента АБО з'єднаний з другим входом третього елемента І, вихід четвертого елемента І з'єднаний з другим входом першого елемента АБО, вихід третього елемента І з'єднаний з третім та п'ятим інформаційними входами мультиплексора, вихід першого елемента АБО з'єднаний з четвертим, шостим, сьомим інформаційними входами мультиплексора, вихід другого елемента АБО з'єднаний з восьмим інформаційним входом мультиплексора, четвертий вхід пристрою з'єднаний з першим адресним входом мультиплексора, п'ятий вхід пристрою з'єднаний з другим адресним входом мультиплексора, шостий вхід пристрою з'єднаний з третім адресним входом мультиплексора, згідно з корисною моделлю, містить перший та другий керуючі входи, елемент нерівнозначність, причому вихід мультиплексора з'єднаний з першим входом елемента нерівнозначність, перший керуючий вхід з'єднаний з другим входом елемента нерівнозначність, другий керуючий вхід з'єднаний з входом синхронізації мультиплексора, вихід елемента нерівнозначність з'єднаний з виходом пристрою. Заявлений пристрій має новий склад елементів та нову організацію взаємозв'язків між ними, тобто містить нову сукупність ознак, які забезпечують нові технічні властивості винаходу розширення функціональних можливостей. На кресленні представлена функціональна схема логічного процесора, що містить шість входів пристрою 1, 2, 3, 4, 5, 6, два керуючих входи 17,18, вихід пристрою 15, чотири елементи І 7, 8, 10, 12, три елементи АБО 9, 11, 13, мультиплексор із трьома адресними входами та вісьма 1 UA 121113 U 5 10 15 20 інформаційними входами та входом синхронізації 14, елемент нерівнозначність 16, причому перший вхід пристрою 1 з'єднаний з першими входами першого 7, другого 8, третього 12 елементів І, першого, другого та третього елементів АБО 9, 11, 13, другий вхід пристрою 2 з'єднаний з другими входами першого 7, другого 8, елементів І, другого елемента АБО 11, першими входами першого елемента АБО 9, четвертого елемента І 10, третій вхід пристрою 3 з'єднаний з третім входом першого елемента І 7, другим входом першого елемента АБО 9, другим входом четвертого елемента І 10, третім входом другого елемента АБО 11, вихід першого елемента І 7 з'єднаний з першим інформаційним входом мультиплексора 14, вихід другого елемента І 8 з'єднаний з другим інформаційним входом мультиплексора 14, вихід першого елемента АБО 9 з'єднаний з другим входом третього елемента 112, вихід четвертого елемента І 10 з'єднаний з другим входом першого елемента АБО 13, вихід третього елемента І 12 з'єднаний з третім та п'ятим інформаційними входами мультиплексора 14, вихід першого елемента АБО 13 з'єднаний з четвертим, шостим, сьомим інформаційними входами мультиплексора 14, вихід другого елемента АБО 11 з'єднаний з восьмим інформаційним входом мультиплексора 14, четвертий вхід пристрою 4 з'єднаний з першим адресним входом мультиплексора 14, п'ятий вхід пристрою 5 з'єднаний з другим адресним входом мультиплексора 14, шостий вхід пристрою 6 з'єднаний з третім адресним входом мультиплексора 14, вихід мультиплексора 14 з'єднаний з першим входом елемента нерівнозначність 16, перший керуючий вхід 17 з'єднаний з другим входом елемента нерівнозначність 16, другий керуючий вхід 18, з'єднаний з входом синхронізації мультиплексора 14, вихід елемента нерівнозначність 16 з'єднаний з виходом пристрою 15. Логічний процесор працює таким чином. Для реалізації логічних функцій необхідно на входи 1, 2, 3, 4, 5, 6 пристрою подати сигнали відповідно до таблиці настроювань та на керуючий вхід 18 сигнал "1". 25 Таблиця № 1 2 3 4 5 6 7 30 Y1 0 0 1 1 0 0 X1 Значення сигналів на входах Y2 Y3 Y4 Y5 Y6 X1 X2 0 Х3 Х4 X1 X2 1 Х3 Х4 X1 X2 0 Х3 Х4 X1 X2 1 Х3 Х4 1 1 X1 X2 Х3 1 0 X1 X2 Х3 X2 Х3 1 0 0 Вид логічної функції, що реалізується X 1 × 2X 3 × 4 X 1 × 2X 3 v X 1 × 2X 4 v X 1 × 3X 4 v X 2 × 3X 4 X1 × 2 v X1 × 3 v X1 × 4 v X2 × 3 v X2 × 4 v X3 × 4 X1 v X2 v X3 v X4 X 1 v X2 × 3 X1(X2 v Х3) X1 × 2 v X1 × 3 v X2 × 3 Для реалізації логічних функцій, наведених в таблиці, у прямій формі на керуючий вхід 17 подається сигнал "0", а для реалізації у інверсній формі на керуючий вхід 17 подається сигнал "1". Порівняння функціональних можливостей логічного процесора та прототипу показує, що заявлений пристрій має ширші функціональні можливості. ФОРМУЛА КОРИСНОЇ МОДЕЛІ 35 40 45 Логічний процесор, що містить шість входів пристрою, вихід пристрою, чотири елементи І, три елементи АБО, мультиплексор із трьома адресними входами й вісьма інформаційними входами, причому перший вхід пристрою з'єднаний з першими входами першого, другого, третього елементів І, першого та другого елементів АБО, другий вхід пристрою з'єднаний з другими входами першого, другого, елементів І, другого елемента АБО, першими входами першого елемента АБО, четвертого елемента І, третій вхід пристрою з'єднаний з третім входом першого елемента І, другим входом першого елемента АБО, другим входом четвертого елемента І, третім входом другого елемента АБО, вихід першого елемента І з'єднаний з першим інформаційним входом мультиплексора, вихід другого елемента І з'єднаний з другим інформаційним входом мультиплексора, вихід першого елемента АБО з'єднаний з другим входом третього елемента І, вихід четвертого елемента І з'єднаний з другим входом першого елемента АБО, вихід третього елемента І з'єднаний з третім та п'ятим інформаційними входами мультиплексора, вихід першого елемента АБО з'єднаний з четвертим, шостим, сьомим інформаційними входами мультиплексора, вихід другого елемента АБО з'єднаний з восьмим інформаційним входом мультиплексора, четвертий вхід пристрою з'єднаний з першим адресним 2 UA 121113 U 5 входом мультиплексора, п'ятий вхід пристрою з'єднаний з другим адресним входом мультиплексора, шостий вхід пристрою з'єднаний з третім адресним входом мультиплексора, який відрізняється тим, що містить перший та другий керуючі входи, елемент нерівнозначність, причому вихід мультиплексора з'єднаний з першим входом елемента нерівнозначність, перший керуючий вхід з'єднаний з другим входом елемента нерівнозначність, другий керуючий вхід з'єднаний з виходом синхронізації мультиплексора, вихід елемента нерівнозначність з'єднаний з виходом пристрою. Комп’ютерна верстка А. Крижанівський Міністерство економічного розвитку і торгівлі України, вул. М. Грушевського, 12/2, м. Київ, 01008, Україна ДП “Український інститут інтелектуальної власності”, вул. Глазунова, 1, м. Київ – 42, 01601 3