Пристрій для підсумовування двох чисел з плаваючою комою

Изобретение относится к области вычислительной техники и может быть использовано при построении арифметических устройств вычислительных машин с плавающей запятой. Известно устройство для суммирования двоичных чисел с плавающей запятой, содержащее регистр суммы, первый и второй регистры операндов и управляющий автомат (логическую часть) [Малиновский Б.Н. Справочник по цифровой вычислительной технике. - Киев: Те хніка, 1974, с. 10]. Данное устройство обладает низким быстродействием из-за того, что обработку информации осуществляет последовательно программным способом. Известно устройство суммирования двух чисел с плавающей запятой, входящее в состав арифметического устройства ЭВМ Star-100. С целью повышения быстродействия суммирование производится аппаратным способом. Устройство содержит первый и второй регистры и последовательно соединенные блок сравнения порядков, первый и второй входы которого соединены с выходами первого и второго регистров соответственно, блок сдвига мантиссы, блок сложения мантисс и выходной блок селекции и передачи, соединенный обратной связью со вторыми входами первого и второго регистров, на первые входы которых поступают слагаемые А×2х и В×2у соответственно [Самофалов К.Г., Луцкий Г.М. Структуры и организация функционирования ЭВМ и систем. - Киев: Вища школа, 1978, с. 100-101]. Недостатком прототипа является его низкое быстродействие, обусловленное наличием операции определения модуля выравнивающей разности I х-у I, выполняемой после операций сравнения порядков и сохранения большего из них. Цель изобретения - повышение быстродействия устройства путем исключения из алгоритма суммирования операции определения модуля выравнивающей разности. Для решения поставленной задачи в устройстве суммирования двух чисел с плавающей запятой мантиссы А первого слагаемого А×2х сдвигается вправо на число разрядов, равное значению порядка у второго слагаемого В×2у, а мантисса В одновременно с этим сдвигается вправо на число разрядов, равное значению порядка х. В результате этого между мантиссами формируется относительный сдвиг, равный значению модуля выравнивающей разности I х-у I, и, таким образом, операция определения модуля выравнивающей разности из алгоритма суммирования исключается. В устройство суммирования двух чисел с плавающей запятой, содержащее первый регистр первого слагаемого А×2х, второй регистр второго слагаемого В×2у, блок сравнения порядков, первый и второй входы которого соединены с выходами первого и второго регистров соответственно, блок сложения мантисс и выходной блок селекции и передачи, соединенного обратной связью с первыми входами первого и второго регистров, на вторые входы которых поступают первое и второе слагаемые соответственно, причем выход блока сложения мантисс соединен со вторым входом выходного блока селекции и передачи, выход которого является выходом устройства, введены блок сдвига мантисс А и В и первый и второй блоки предварительной нормализации мантисс А и В соответственно, причем первый и второй входы блока сдвига мантисс А и В соединены с выходами первого и второго регистров соответственно, первый выход блока сдвига мантисс А и В соединен со вторым входом первого блока предварительной нормализации мантиссы А, второй выход блока сдвига мантисс А и В соединен со вторым входом второго блока предварительной нормализации мантиссы В, первые входы первого и второго блоков предварительной нормализации мантисс А и В соединены со вторым выходом блока сравнения порядков, первый выход которого соединен с первым входом выходного блока селекции и передачи, выходы первого и второго блоков предварительной нормализации мантисс А и В соединены с первым и вторым входами блока сложения мантисс соответственно. На фиг. 1 изображена структурная схема заявляемого устройства; на фиг. 2. - дешифраторы и коммутаторы блока сдвига мантисс А и В; на фиг. 3 - структурная схема коммутатора 1 блока сдвига мантисс А и В. Устройство суммирования двух чисел с плавающей запятой содержит регистр 1 первого слагаемого А×2х, регистр 2 второго слагаемого В×2у, блок 3 сравнения порядков, блок 4 сдвига мантисс А и В, блок 5 предварительной нормализации мантиссы А, блок 6 предварительной нормализации мантиссы В, блок 7 сложения мантисс и блок 8 селекции и передачи. Устройство работает следующим образом. С выходом регистров 1 и 2 числа А×2 х и В×2 у поступают на первый и второй входы блоков 3 и 4 (фиг. 1) соответственно. В блоке 3 сравниваются порядки х и у, больший из них сохраняется и поступает на первый выход блока 3. Кроме того, в блоке 3 определяется и сохраняется также меньший порядок, который поступает на второй выход блока 3. В блоке 4 (фиг. 2) порядок у поступает на вход дешифратора (DC) 1, мантисса А поступает на второй вход коммутатора (К) 1, Выход дешифратора 1 разрядностью 2у соединен с первым входом коммутатора 1. Кроме того, порядок х поступает на вход деши фратора 2, мантисса В поступает на второй вход коммутатора 2. Выход деши фратора 2 разрядностью 2х соединен с первым входом коммутатора 2. Коммутатор 1 блока 4 (фиг. 3) состоит из 2n-1 модулей (где n - разрядность мантисс слагаемых и n=2у), На информационные входы данных модулей поступают разряды мантиссы A: A1, А2,...,An, а на управляющие разряды выхода дешифратора 1: P1, Р2,...,Р 2y-1, Р2y. На выходе коммутатора 1 формируется денормализованная мантисса А' разрядностью 2n-1 (А'1, А'2 ,..., A' 2n-1), которая поступает на первый выход блока 4. Сдвиг мантиссы А вправо на число разрядов, равное значению порядка у, происходит следующим образом: при значении порядка у, равном нулю (при этом значение разряда P1 равно лог. 1, значение разрядов Р2, Р3,...,Р2y равно лог. 0), сдвига мантиссы А не происходит; при значении порядка у, равном единице (при этом значение разряда Р2 равно лог. 1, значение остальных разрядов выхода дешифратора 1 равно лог. 0), мантисса А сдвигается вправо на один разряд и т.д. При максимальном значении порядка у мантисса А сдвигается на 2у-1 разрядов вправо. Коммутатор 2 аналогичен коммутатору 1, но при этом на его информационные входы поступают разряды мантиссы В, а на управляющие - разряды выхода дешифратора 2. Аналогично происходит сдвиг вправо и мантиссы В. В результате на выходе коммутатора 2 формируется денормализованная мантисса В' разрядностью 2n-1 (В'1. В'2,..., B'2n-1), которая поступает на второй выход блока 4. Таким образом, одновременно с появлением на выходах блока 3 значений большего и меньшего порядков, на выходы блока 4 поступают денормализованные мантиссы А' и В', между которыми сформирован относительный сдвиг на число разрядов, равный значению модуля выравнивающей разности. При сдвиге в блоке 4 мантисс А и В вправо происходит формирование между ними не только относительного сдвига, но и сдвиг каждой из мантисс вправо на число разрядов, равное значению меньшего порядка. Поэтому перед суммированием мантисс в блоках 5, 6 производится сдвиг влево мантисс А' и В' соответственно на число разрядов, равное значению меньшего порядка. Устройства, аналогичные блокам 5, 6, рассмотрены в следующих заявках: Авт. св. СССР №602939, кл. G 06 F 7/00, 1978. Патент США №4051353, кл. G 06 F 13/00, 1978. Заявка Японии №52-30818, кл. G 06 F 7/38, 1978. Заявка Японии №53-22024, кл. G 06 F 7/00, 1978. В блоке 7 мантиссы суммируются. Результат суммирования мантисс А и В, а также больший порядок поступают в блок 8, где происходит их коррекция во избежание переполнения разрядной сетки. Далее скорректированный результат S×2z выдается на выход устройства. Таким образом, при сравнении временных диаграмм работы устройства-прототипа и заявляемого устройства видно, что выигрыш в быстродействии в заявляемом устройстве достигается за счет отсутствия в нем операции определения модуля выравнивающей разности, выполняемой в устройстве-прототипе после операций сравнения порядков и сохранения большего из них.