Пристрій для моделювання нейрона

Пристрій для моделювання нейрона, який містить n блоків зміни синаптичних ваг, перші і другі входи яких є інформаційними входами пристрою, суматор, перші n входів якого з'єднані від 3 34466 В основу корисної моделі поставлена задача створення пристрою для моделювання нейрона, в якому введення нових вузлів та зв'язків дозволяє збільшити рівень паралелізму оброблення операндів у суматорі, що збільшить швидкодію пристрою. Поставлена задача досягається тим, що у пристрій для моделювання нейрона, який містить n блоків зміни синаптичних ваг, перші і другі входи яких є інформаційними входами пристрою, суматор, перші n входів якого з'єднані відповідно з виходами n блоків зміни синаптичних ваг, введено комутатор, причому установний і перший керуючий входи пристрою з'єднані з відповідними входами n блоків зміни синаптичних ваг, вхід скидання, вхід порогу, адресний і другий керуючий входи пристрою з'єднані з відповідними входами суматора, перший вихід суматора з'єднаний з інформаційним входом комутатора, а його другий вихід з'єднаний з виходом результуючого сигналу пристрою, ви хід ознаки нуля суматора є виходом сигналу „Кінець" пристрою і з'єднаний з керуючим входом комутатора, вихід якого є інформаційним виходом результату пристрою. На фіг. 1 приведено структурну схему пристрою; на фіг. 2 - стр уктурну схему блока зміни синаптичних ваг; на фіг. 3 - стр уктурн у схему суматора. Пристрій для моделювання нейрона (фіг. 1) містить дві групи інформаційних входів 11, ..., 1 n і 21, ..., 2n пристрою, n блоків 31, ..., 3n зміни синаптичних ваг, установний вхід 4 і керуючий вхід 5 пристрою, суматор 6, вхід 7 скидання та адресний вхід 8 пристрою, комутатор 9, інформаційний вихід 10 суматора 6, вхід 11 порогу, керуючий вхід 12, вихід 13 сигналу „Кінець", інформаційний вихід 14 результату і ви хід 15 результуючого сигналу пристрою. Групи інформаційних входів 11 , ..., 1 n і 21 , ..., 2n пристрою підключені відповідно до першого і другого входів блоків 31, ..., 3 n зміни синаптичних ваг, третій і четвертий входи яких з'єднані відповідно з установним входом 4 і керуючим входом 5 пристрою. Група виходів 161, ..., 16 n блоків 31, ..., 3n зміни синаптичних ваг підключена до n входів суматора 6, вихід 17 ознаки нуля якого з'єднаний з виходом 13 сигналу „Кінець" пристрою і з керуючим входом комутатора 9, інформаційний вхід якого з'єднаний з виходом 10 суматора 6. Вхід 7 скидання і адресний вхід 8 пристрою з'єднані з відповідними входами суматора 6, вихід 15 якого є виходом результуючо го сигналу пристрою. Вхід 11 порогу і керуючий вхід 12 пристрою з'єднані з відповідними входами суматора 6, а інформаційний вихід комутатора 9 є інформаційним виходом 14 результату пристрою. Кожний блок 3i, i = 1 n , зміни синаптичних ваг , (фіг. 2) містить помножувальний елемент 18, перший вхід якого з'єднаний з інформаційним входом 1, пристрою, а його вихід є ви ходом 16, відповідного блока 3, зміни синаптичних ваг, мультиплексор 19, перший вхід якого з'єднаний з інформаційним входом 2i пристрою, а другий вхід з'єднаний з прямим виходом D-тригера 20. D-вхід D-тригера 20 з'єднаний з установним входом 4 пристрою, а відповідний керуючий вхід 5 пристрою з'єднаний з 4 адресним входом мультиплексора 19, інформаційний вихід якого з'єднаний з другим входом помножувального елемента 18. Суматор 6 (фіг. 3) містить (n+1) комірок 21, причому і-та комірка містить мультиплексор 22, регістр 23, суматор-віднімач 24, суматор 25, Dтригер 26, мініматор 27, два регістри 28, 29, комутатор 30. Перший інформаційний вхід мультиплексора 22 з'єднаний з входом 16i і-ої комірки 21, керуючий вхід з'єднаний з адресним входом 8 пристрою, а його вихід підключено до входу 31 регістра 23, у якого вихід з'єднаний з прямим входом 32 суматора-віднімача 24 та інформаційним входом 33 мініматора 27. Вихід регістра 29 з'єднаний з інформаційним входом комутатора 30 та інверсним входом 34 суматора-віднімача 24, вихід 35 якого з'єднаний з другим інформаційним входом мультиплексора 22, а вихід 36 знака суматора-віднімача 24 з'єднаний зі знаковим входом 37 мініматора 27 і D-входом D-тригера 26, вхід скидання якого з'єднаний з входом 7 скидання пристрою, а його інверсний вихід з'єднаний з керуючим входом комутатора 30. Вихід комутатора 30 підключено до виходу 38 і-ої комірки 21, крім того, інформаційний вхід 39 мініматора 27 і-ої комірки 21 з'єднаний з виходом 40 (і-1)-ої комірки 21, вхід 41 суматора 25 і-ї комірки 21 з'єднаний з виходом 42 (і-1)-ої комірки 21, а вхід 43 підключено до виходу 38 (і+1)-ої комірки 21. В і-й комірці 21 вхід регістра 29 підключено до входу 44 цієї комірки 21, вихід 45 мініматора 27 з'єднаний з входом регістра 28 цієї комірки, інформаційний вихід якого є виходом 40 і-ої комірки 21, а його вихід знака є виходом 46 і-ої комірки 21, який з'єднаний зі знаковим входом 47 мініматора 27 (і+1)-ої комірки 21, вихід 45 мініматора 27 n-ої комірки 21 підключений до входів 44 всіх (n-1) молодших комірок 21. Перша комірка 21 не містить мініматор 27 та регістр 28, вихід її регістра 23 є виходом 40 першої комірки 21, вихід 36 знака суматора-віднімача 24 є її виходом 46, а вхід 41 суматора 25 з'єднаний з виходом комутатора 30 цієї ж комірки 21. Остання n-а комірка 21 містить регістр 48, вхід якого з'єднаний з виходом суматора 25 цієї комірки 21, а його вихід є інформаційним виходом 10 суматора і з'єднаний також з входом 43 суматора 25 цієї ж комірки 21. Вихід 45 мініматора 27 n-ої комірки 21 з'єднаний з входом регістра 29 цієї комірки, а його вихід ознаки нуля з'єднаний з виходом 17 ознаки нуля суматора 6. Старша (n+1)-а комірка 21 містить мультиплексор 22, регістр 23, суматор-віднімач 24, комутатор 30, елемент АБО 49 і елемент I 50. Перший інформаційний вхід мультиплексора 22 (n+1)-ї комірки 21 з'єднаний з входом 11 порогу пристрою, його керуючий вхід з'єднаний з адресним входом 8 пристрою, вихід 42 (n-1)-ї комірки 21 з'єднаний з інформаційним входом комутатора 30 (n+1)-ї комірки, а його керуючий вхід з'єднаний з виходом елемента I 50, перший вхід якого з'єднаний з керуючим входом 12 пристрою, а другий вхід - з інверсним входом D-тригера 26 цієї комірки, вхід скидання якого з'єднаний з входом 7 скидання пристрою. Вихід комутатора 30 (n+1)-ої комірки 21 з'єднаний з інверсним входом 34 суматора-віднімача 24 цієї комір 5 34466 ки, вихід 36 знака якого з'єднаний з першим входом елемента АБО 49, а вихід 51 ознаки нуля - з другим входом елемента АБО 49, вихід якого з'єднаний з D-входом D-тригера 26 (n+1)-ої комірки 21, прямий вихід якого є виходом 15 результуючого сигналу пристрою. Вихід мультиплексора 22 (n+1)ої комірки 21 підключено до входу 31 регістра 23 цієї комірки, у якого вихід з'єднаний з прямим входом 32 суматора-віднімача 24 цієї комірки, вихід 35 якого з'єднаний з другим інформаційним входом мультиплексора 22 цієї комірки. Пристрій для моделювання нейрона (фіг. 1) працює таким чином. Перед початком роботи суматор 6 встановлюють у початковий стан одиничним сигналом на вході 7 скидання пристрою. Після цього здійсню 6 ють настроювання пристрою на необхідний режим функціонування. Для настроювання пристрою на функціонування у режимі формального нейрона необхідно через установний вхід 4 пристрою на відповідні входи n блоків 31, ..., 3n зміни синаптичних ваг подати нульовий сигнал, на керуючі входи 5 і 12 пристрою подати нульовий і одиничний сигнали відповідно, а на вхід 11 порогу - початкове значення порогу Θ. Ін шими словами, на керуючі входи 4, 5 і 12 подається код операції 001 (табл. 1). Після цього пристрій готовий до прийому двійкових кодів вхідних сигналів x1, ..., xn і значення синаптичних ваг γ1, ..., γn, які поступають відповідно на групи інформаційних входів 11, ..., 1n і 21, ..., 2n пристрою. Таблиця 1 Режим (операція) Формальний нейрон Скалярний добуток векторів Цифровий інтегратор У n блоках 31, ..., 3n зміни синаптичних ваг виконується формування зважених вхідних сигналів вигляду ai=xi·γi, i = 1 n , (1) , які з групи виходів 161, ..., 16n подаються на відповідні входи суматора 6 паралельно. В суматорі 6 відбувається формування часткових сум Sj та їх підсумовування у вигляді k Sk = å S j . (2) j=1 Одночасно у суматорі 6 часткові суми Sj порівнюються з порогом Θ і формується значення поточного порогу на j-му етапі оброблення вигляду Δj=Aj-1, j = 1 N , (3) , де Δ0 =Θ; N - кількість етапів оброблення. При цьому, якщо Δj>0, то на виході 15 результуючого сигналу Y пристрою буде незмінним нульовий сигнал (Y=0). Якщо Δj≤0, то на виході 15 результуючого сигналу Y пристрою сформується одиничний сигнал (Y=1) і порогове оброблення припиняється. В суматорі 6 формування і підсумовування часткових сум Sj продовжується доти, доки не сформується одиничний сигнал на виході 17 ознаки нуля суматора 6, що спричинить появу одиничного сигналу на виході 13 сигналу „Кінець" пристрою. У цьому випадку на керуючий вхід комутатора 9 подається одиничний сигнал дозволу з виходу 17 ознаки нуля суматора 6 і результат S підсумовування вигляду N n j =1 i =1 S = å S j = å xi × gi (4) з виходу 10 суматора 6 подається через комутатор 9 на інформаційний вихід 14 результату пристрою. Таким чином, при цьому режимі роботи на кожному j-му етапі пристрій реалізує функцію: Керуючі входи 5 0 0 1 4 0 0 1 12 1 0 0 n æ ö Y = sign Q - å xi × g i ÷ , (5) ç ÷ ç i =1 è ø що відповідає роботі формального нейрона і крім того суматором 6 виконується операція скалярного добутку векторів вигляду (4). Операцію (4) можна реалізувати окремо, якщо в якості компонент одного вектора взяти вхідні сигнали x1, ..., xn, які поступають на групу інформаційних входів 11, ..., 1 n пристрою, а в якості компонент другого вектора - значення синаптичних ваг γ1, ..., γn, які поступають на групу інформаційних входів 21 , ..., 2n пристрою. При цьому на установний вхід 4 і керуючі входи 5 і 12 пристрою подаються нульові потенціали, тобто код даної операції 000 (табл. 1), а на вхід 11 порогу також подається нульовий потенціал. В блоках 31, ..., 3n зміни синаптичних ваг формуються добутки вигляду (1), які з групи виходів 161, ..., 16n n блоків 31, ..., 3n зміни синаптичних ваг подаються на відповідні входи суматора 6 паралельно. Після цього в суматорі 6 виконується формування і підсумовування часткових сум Sj цих добутків за формулою (2), поки не з'явиться одиничний сигнал на виході 17 ознаки нуля суматора 6, а отже, на виході 13 сигналу „Кінець" пристрою. Тоді сформована остаточна сума S (4), яка є скалярним добутком компонент xi і γi вхідних векторів, подається з виходу 10 суматора 6 через комутатор 9 на інформаційний вихід 14 результату пристрою. При налаштуванні на роботу у режимі цифрового інтегратора пристрій працює як суматор вхідних сигналів x1, ..., xn , які подаються на групу інформаційних входів 11, ..., 1 n пристрою, у вигляді: n S' = å x i . (6) i =1 У цьому випадку на установний вхід 4 пристрою подається одиничний сигнал, який задає значення синаптичних ваг γ1, ..., γn рівними одини 7 34466 ці, на керуючі входи 5 і 12 пристрою подаються одиничний і нульовий потенціали відповідно, тобто код даної операції 110 (табл. 1), а на вхід 11 порогу подається нульовий потенціал. В суматорі 6 формується за N етапів оброблення сума S’ часткових сум S’j вигляду: N S' = å S' j , (7) i=1 яка після появи одиничного сигналу на виході 17 ознаки нуля суматора 6, а отже, на виході 13 сигналу „Кінець" пристрою, подається з виходу 10 суматора 6 через комутатор 9 на інформаційний вихід 14 результату пристрою. На початку роботи і-го блока 3i зміни синаптичних ваг (фіг. 2) здійснюють його настроювання на необхідний режим функціонування. При настроюванні пристрою на режим формального нейрона і скалярного добутку векторів на установний вхід 4 і керуючий вхід 5 пристрою подаються нульові потенціали (табл. 1). Це дозволяє проходження значення синаптичної ваги γі через мультиплексор 19, оскільки на його адресний вхід подається значення нуля, що означає дозвіл для проходження сигналу з входу 2i на ви хід мультиплексора 19, при цьому D-тригер 20 встановлюється у нульовий стан. Отже, блок 3i готовий до прийому двійкового коду вхідного сигналу xi і значення синаптичної ваги γі, які поступають відповідно на інформаційні входи 1i і 2i i пристрою. Значення синаптичної ваги γі з ви ходу мультиплексора 19 надходить на вхід помножувального елемента 18, в якому воно перемножується зі значенням вхідного сигналу xi, тобто формується добуток зваженого вхідного сигналу ai вигляду (1), який знімається з виходу 16i блока 3i зміни синаптичних ваг. При настроюванні пристрою на режим цифрового інтегратора на установний вхід 4 і керуючий вхід 5 пристрою подаються одиничні потенціали (табл. 1). Блок 3, готовий до прийому двійкового коду вхідного сигналу xi, який подається на інформаційний вхід 1i пристрою. Одиничний сигнал з установного входу 4 пристрою подається на D-вхід D-тригера 20 і встановлює його в одиничний стан. Одиничний сигнал на керуючому вході 5 пристрою забороняє проходження значення синаптичної ваги γі через мультиплексор 19 і дозволяє проходження на його вихід одиничного сигналу з виходу D-тригера 20. Через мультиплексор 19 одиничний сигнал надходить на другий вхід помножувального елемента 18, в якому він перемножується зі значенням вхідного сигналу xi. Отриманий результат вигляду jc знімається з виходу 16i блока 3i зміни синаптичних ваг. Суть роботи суматора 6 (фіг. 3) полягає в тому, що порогове оброблення n чисел зводиться до обчислення і підсумовування N часткових сум Sj, де N - кількість різноманітних вхідних величин ai, порівняння цих сум з порогом Θ і формування підсумкового сигналу вигляду: n N N ì ï1, якщо S = å ai = å S j = å q jdj ³ Q, Y= í (8) i =1 j=1 j =1 ï0 у протилежно випадку, му î 8 де Y - результуючий сигнал пристрою, qj - загальна значуща частина доданків (мінімальний елемент) j-го етапу, dj - кратність загальної частини qj на j-му етапі, Θ - значення порогу оброблення, j - етап оброблення. Процес підсумовування у суматорі 6 має такий вигляд. Спочатку визначається загальна значуща частина qj всіх доданків на j-му етапі, тобто: { }n=1 , i q j = min a i, j -1 j = 1 N , (9) , де аi,0 - 1-й доданок на вході суматора 6, і перевіряється умова: qj=0. (10) Якщо умова (10) виконується, то процес підсумовування припиняється. У протилежному випадку виділяється різницевий зріз Aj, тобто сукупність величин різниці всіх доданків j-го етапу з їхньою загальною частиною qj, тобто: { }n=1 = {ai,j -1 - q j }n=1 . (11) i i A j = a i, j В подальшому отриманий різницевий зріз Aj є вхідною множиною доданків для наступного (j+1)гo етапу. Далі формується часткова сума Sj як кратне загальної частини qj, де кратність dj визначається кількістю додатних доданків j-го етапу: Sj=qjdj. (12) Після цього відбувається підсумовування часткових сум Sj за формулою (2). Після сформування часткової суми S1 за формулою (12) на першому етапі формується різниця між заданим порогом Θ та частковою сумою S1, отриманою на цьому етапі, тобто: Δ1=Θ-S1 , (13) перевіряється умова Δ1≤0 (14) і в разі її виконання формується одиничний результуючий сигнал У пристрою і порогове оброблення припиняється. В протилежному випадку процес порогового оброблення продовжується і в подальшому поточна різниця Δj-1 є поточним значенням порогу на наступному j-му етапі оброблення згідно з формулою (3). Ha j-му етапі перевіряється умова Δj≤0. (15) Процес порогового оброблення повторюється до виконання умови (15) або до визначення нульової величини qj (10). Виконання умови (10) свідчить про закінчення підсумовування і про формування остаточного результату S підсумовування вигляду (4). Отже, суматор 6 (фіг. 3) працює таким чином. На вхід 16i і-ої комірки 21 надходить і-й операнд аi,0 з групи операндів, кількість яких n. Запис операндів в комірки 21 виконується паралельно. Через мультиплексор 22 і-й операнд аi,0 надходить на вхід 31 регістра 23 і-ої комірки 21. Одночасно на вхід 11 порогу подають зовнішний поріг Θ, який через мультиплексор 22 (n+1)-ої комірки 21 надходить по входу 31 в регістр 23 цієї комірки. Після цього виконується послідовне виділення загальної (мінімальної значущої) частини двох операндів - (і1)-го та і-го - мініматором 27 і запис результату в регістр 28 і-ої комірки 21. Згідно з виразом (9) ця 9 34466 операція виконується послідовно, починаючи з другої комірки 21. Кінцевий результат q1 виділення загальної частини всіх n операндів на першому етапі формується в n-ій комірці 21 і з виходу 45 мініматора 27 цієї комірки 21 записується в регістри 29 всіх n комірок 21 паралельно по входу 44. Після цього в і-й комірці відбувається порівняння в суматорі-віднімачі 24 і-го операнда аi,0, що надходить з регістра 23 на його прямий вхід 32, та загальної частини q1 всіх операндів, що надходить з регістра 29 на його інверсний вхід 34. Порівняння відбувається в процесі віднімання від величини операнда загальної частини всіх величин операндів згідно з виразом (11) і ця різниця записується з виходу 35 суматора-віднімача 24 через мультиплексор 22 в регістр 23 по його входу 31. При цьому на виході 36 знака суматора-віднімача 24 формується знак різниці. Перед початком роботи регістри 23, 28, 29, 48 всіх комірок 21 занулені. При відсутності одиничного сигналу знака від'ємного результату одиничний сигнал з інверсного ви ходу D-тригера 26 подається на керуючий вхід комутатора 30 і дозволяє проходження в і-й комірці через комутатор 30 загальної частини q1 операндів з регістра 29 в суматор 25 (і-1)-ої комірки 21, де відбувається накопичування загальної частини операндів. У випадку, якщо на виході 36 знака суматора-віднімача 24 і-ої комірки 21 з'явиться одиничний сигнал знака від'ємного результату, то наявність нульового сигналу на інверсному виході D-тригера 26, а отже, на керуючому вході комутатора 30 заборонить надходження загальної частини q1 операндів на даному етапі оброблення через комутатор 30 на вхід суматора 25 (і-1)-ої комірки 21. В суматорі 25 кожної комірки 21 відбувається послідовне підсумовування загальних частин q1 групи з n операндів, а в результаті на виході суматора 25 (n-1)-ої комірки 21, тобто на виході 42 цієї комірки формується часткова сума S1 операндів згідно з виразом (12). Після цього відбувається порівняння в суматорі-віднімачі 24 (n+1)-ї комірки 21 зовнішнього порогу Θ, що надходить по його прямому входу 32 з регістра 23, та часткової суми S1, щo надходить по його інверсному входу 34 з виходу комутатора 30. На першому етапі оброблення з інверсного виходу D-тригера 26 (n+1)-ої комірки 21 на керуючий вхід комутатора 30 подається одиничний сигнал дозволу, оскільки на початку роботи пристрою D-тригер 26 всіх (n+1) комірок 21 суматора 6 встановлено у нульовий стан одиничним сигналом на вході 7 скидання пристрою, а на керуючому вході 12 пристрою, а також, на одному з входів елемента I 50 присутній одиничний сигнал (табл. 1). Порівняння відбувається в процесі віднімання у першому циклі від зовнішнього порогу Θ часткової суми S1 згідно з виразом (13). 10 Різниця Δ1 записується з виходу 35 суматоравіднімача 24 (n+1)-ої комірки 21 через мультиплексор 22 у регістр 23 по його входу 31. Сигнали з виходу 36 знака і виходу 51 ознаки нуля суматора-віднімача 24 (n+1)-ої комірки 21 подаються через елемент АБО 49 на D-вхід Dтригера 26 (n+1)-ої комірки 21. При цьому при наявності одиничного сигналу на одному з виходів: виході 36 знака або виході 51 ознаки нуля суматора-віднімача 24 нульовий сигнал з інверсного виходу D-тригера 26, проходячи через елемент I 50, заборонить подачу величини Sj в наступному циклі оброблення через комутатор 30 на інверсний вхід 34 суматора-віднімача 24 (n+1)-ї комірки 21, що свідчить про закінчення порогового оброблення пристрою. На прямому виході D-тригера 26 (n+1)ої комірки 21 у цьому випадку присутній одиничний сигнал, який формує одиничний сигнал Y на ви ході 15 результуючого сигналу (n+1)-ої комірки 21 і навпаки, при відсутності одиничного сигналу на обох виходах: виході 36 знака і виході 51 ознаки нуля суматора-віднімача 24 (n+1)-ої комірки 21 нульовий сигнал подається з виходу елемента АБО 49 на D-вхід D-тригера 26 цієї комірки, з інверсного виходу якого одиничний сигнал, проходячи через елемент 1 50, дозволяє подачу через комутатор 30 часткової суми Sj з виходу 42 (n-1)-ої комірки 21 на інверсний вхід 34 суматора-віднімача 24 (n+1)ої комірки 21. В n-й комірці 21 в суматорі 25 наприкінці кожного етапу оброблення виконується накопичення часткових сум Sj за виразом (2) та їх запам'ятовування у регістрі 48 цієї комірки. Так виконується перший етап підсумовування і порогового оброблення. В подальшому процес підсумовування виконується аналогічно першому етапу оброблення згідно з формулами (9)-(12). Процес підсумовування припиняється тоді, коли загальна значуща частина qj всіх поточних доданків на j-му етапі дорівнює нулю за виразом (10), тобто присутній одиничний сигнал на виході ознаки нуля мініматора 27 n-ої комірки 21, а отже на виході 17 n-ої комірки 21. При виконанні умови (10) після виконання N етапів оброблення на виході регістра 48 n-ої комірки 21, тобто на інформаційному ви ході 10 суматора 6 формується остаточна сума S вигляду (4). Процес порогового оброблення буде продовжуватись, доки не буде виконуватись умова (15), а при її невиконанні - доки не буде виконуватись умова (10) При виконанні умови (15) на виході 15 результуючого сигналу пристрою формується одиничний сигнал. У табл. 2 наведено приклад формування суми чисел масиву {13, 8, 3, 11}, часткових сум Sj, поточного порогу Δj , результуючого сигналу Y та накопиченої суми S. 11 34466 12 Таблиця 2 А0 А1 13 8 3 11 0 0 0 30 0 0 10 5 0 8 1 3 3х4=12 30-12=18 0 12 Різницеві зрізи Aj A2 А3 А4 A5 0 4 2 2х1=2 -3 1 33+2=35 0 5 0 0 -3 1 35 Елементи aij зрізів a1j a2j a3j a4j Етапи оброблення Найменше число % Часткова сума Sj Поточний поріг Δj Результуючий сигнал Y Накопичення часткових сум Sj Особливістю порогового оброблення масиву чисел за методом різницевих зрізів є природний паралелізм і нефіксоване (нестале) значення часу оброблення. Це значення залежить від кількості елементів на вході і кількості однакових елементів у масиві. Тому кількість етапів формування остаточної суми S можна визначити за формулою: R N = n - å (mr - 1) , (16) r =1 де n - розмірність вхідного масиву чисел; R кількість груп з кількістю mr однакових чисел; m r, R - випадкові величини. 5 0 3 2 5 5х3=15 18-15=3 0 12+15=27 2 0 3 3 3х2=6 3-6=-3 1 27+6=33 Разом з тим, з аналізу даних, наведених у табл. 2, видно, що за певних умов результат порогового оброблення, а саме, одиничний результуючий сигнал Y, формується раніше, ніж накопичується остаточна сума S чисел, які представляють собою зважені вхідні сигнали. Отже, принцип роботи пристрою для моделювання нейрона наближається до роботи біологічного нейрона, час спрацювання якого залежить від порогу оброблення, кількості вхідних сигналів і закону їх розподілу у вхідному масиві. 13 Комп’ютерна в ерстка Д. Шев ерун 34466 Підписне 14 Тираж 28 прим. Міністерство осв іт и і науки України Держав ний департамент інтелектуальної в ласності, вул. Урицького, 45, м. Київ , МСП, 03680, Україна ДП “Український інститут промислов ої в ласності”, вул. Глазунова, 1, м. Київ – 42, 01601