Пристрій для з’єднання процесорів через спільну пам’ять у багатопроцесорній системі

1. Устройство для сопряжения процессоров через общую память в многопроцессорной системе, содержащее с первого по третий мультиплексоры, демультиплексор, 2К + 1 регистров, где К — число подключаемых процессоров, два элемента за­держки, блок формирования заявок и блок управ­ления памятью, отличающееся тем, что, с целью повышения быстродействия, в него введены 2K + 1 блоков ввода-вывода, четвертый и пятый мультиплексоры, 2K + 1 счетчиков адреса записи, 2K + 1 счетчиков адреса считывания, первый и вто­рой дешифраторы, входы-выходы сообщений бло­ков ввода-вывода являются входами-выходами шин обмена устройства, выходы сообщений блоков ввода-вывода подключены к информационным входам первого мультиплексора, выход которого является выходом сообщений, записываемых в общую память устройства, информационный вход демультиплексора является входом сообщений, считываемых из общей памяти устройства, выходы демультиплексора подключены к инфор­мационным входам регистров, выходы которых подключены к входам сообщений соответству­ющих блоков ввода-вывода, выходы квитирования которых подключены к входам заявок на запись блока формирования заявок и к счетным входам соответствующих счетчиков адреса записи, выхо­ды которых подключены к информационным вхо­дам пятого мультиплексора, выход которого подключен к первому информационному входу третьего мультиплексора, выход которого являет­ся выходом группы разрядов адреса ячейки общей памяти устройства, выходы второго дешифратора подключены к входам сброса записанной заявки блока формирования заявок и к входам разре­шения приема соответствующих блоков ввода-вы­вода, выходы первого дешифратора подключены к входам сброса считанной заявки блока формирования заявок и к счетным входам соответ­ствующих счетчиков адреса считывания, выходы которых подключены к информационным входам четвертого мультиплексора, выход которого подк­лючен ко второму информационному входу треть­его мультиплексора, выходы адреса записываемой заявки блока формирования заявок подключены к входам управления первого и пятого мультиплек­соров, выходы адреса считываемой заявки подключены к входам управления четвертого мульти­плексора, к информационным входам первой груп­пы второго мультиплексора и к входам разрешения передачи соответствующих блоков ввода-вывода, выход признака записи блока формирования зая­вок подключен к первым входам управления вто­рого и третьего мультиплексоров, к первому входу блока управления памятью и через первый эле­мент задержки — к входу стробирования первого дешифратора, выход признака считывания блока формирования заявок подключен ко вторым вхо­дам управления второго и третьего мультиплексо­ров, к второму входу блока управления памятью и через второй элемент задержки — к входу стробирования второго дешифратора, первый и второй выходы блока управления памятью явля­ются выходами режима и стробирования общей памяти устройства соответственно, выходы разря­дов адреса выхода первого мультиплексора подк­лючены к информационным входам второй группы второго мультиплексора, выходы которого подк­лючены к входам первого и второго дешифраторов и являются выходами группы разрядов адреса секции общей памяти устройства, причем блок формирования заявок содержит три группы триггеров, группу счетчиков заявок, три узла приоритета, пять элементов ИЛИ и два триггера, входы установки триггеров первой группы являют­ся входами заявок на запись блока формирования заявок, входы сброса триггеров третьей группы со­единены с вычитающими входами соответству­ющих счетчиков заявок группы, с входами первого элемента ИЛИ и являются входами сброса считан­ной заявки блока формирования заявок, входы сброса триггеров первой группы соединены с вхо­дами сброса соответствующих триггеров второй группы, суммирующими входами соответству­ющих счетчиков заявок группы, с входами второго элемента ИЛИ и являются входами сброса записанной заявки блока формирования заявок выходы триггеров первой группы подключены к информационным входам соответствующих триггеров второй группы, выходы которых подк­лючены к информационным входам второго узла приоритета, выходы которого подключены к вхо­дам четвертого элемента ИЛИ и являются выхо­дами адреса записываемой заявки блока формирования заявок, выходы переложения счетчиков заявок группы подключены к инфор­мационным входам соответствующих триггеров третьей группы, выходы которых подключены к информационным входам третьего узла приорите­та, выходы которого поразрядно объединены через МОНТАЖНОЕ ИЛИ с входами первого узла приоритета и подключены к входам третьего эле­мента ИЛИ и являются выходами адреса считыва­емой заявки блока формирования заявок, выходы первого и второго элементов ИЛИ подключены к входам установки первого и второго триггеров со­ответственно, входы сброса которых подключены к выходам третьего и четвертого элементов ИЛИ со­ответственно, выходы первого и второго триггеров являются выходами признаков считывания и записи блока формирования заявок и подключены к первому и второму входам пятого элемента ИЛИ, выход которого подключен к входам синхро­низации триггеров второй и третьей групп, выходы признаков нулевого состояния счетчиков заявок подключены к информационным входам первого узла приоритета, выход разрешения которого является входом пуска блока формирования зая­вок, инверсные выходы младших разрядов выходов первого и второго узлов приоритета подключены к входам разрешения второго и третьего узлов приоритета соответственно.

2. Устройство по п. 1, отличающееся тем, что блок управления памятью содержит триггер, элемент ИЛИ и одновибратор, входы установки и сброса триггера подключены к первому и второму входам элемента ИЛИ и являются первым и вторым вхо­дами блока, выход триггера является первым выхо­дом блока, выход элемента ИЛИ соединен через одновибратор со вторым выходом блока.