Пристрій двовимірного перетворення хаара

Запропонований винахід відноситься до автоматики й обчислювальної техніки і може бути використаний, зокрема, в системах обробки і відображення інформації. Відомий пристрій для обчислення коефіцієнтів Хаара, який містить блок формування режимів, перший і другий пристрої додавання-віднімання, перший і другий елементи І, регістр зсуву, перший і другий блоки пам'яті, перший і другий лічильники, перший і другий елементи затримки, комутатор і елемент АБО [1]. Недоліками даного пристрою є низька швидкодія, що пов'язано з послідовним методом обробки та можливість обробки тільки одномірних сигналів. Найбільш близьким д© запропонованого технічного рішення, обраний як прототип, є пристрій перетворення Хаара [2], який містить з першого по п'ятнадцятий суматори 1-15, з першого по п'ятнадцятий ключі 16-31, елемент АБО 32, дешифратор 33, лічильник 34, причому перший вихід дешифратора 33 з'єднаний з входами додавання з першого по восьмий суматорів 1-8, другий вихід деши фратора 33 з'єднаний з першим входом елемента АБО 32, дев'ятий вихід дешифратора 33 з'єднаний з входами віднімання з першого по восьмий суматорів 1-8 та з керуючими входами з першого по восьмий ключів 16-23, з першого по шістнадцятий інформаційні входи пристрою з'єднані відповідно з першими і другими інформаційними входами з першого по восьмий суматорів 1 -8, виходи яких з'єднані відповідно з інформаційним входом першого ключа 16 і з першим інформаційним входом дев'ятого суматора 9, з інформаційним входом - другого ключа 17 і другим інформаційним входом дев'ятого суматора 9, з першим інформаційним входом десятого суматора 10 13 інформаційним входом третього ключа 18, з другим інформаційним входом десятого суматора 10 і інформаційним входом четвертого ключа 19, з першим інформаційним входом одинадцятого суматора 11 і з інформаційним входом п'ятого ключа 20, з другим інформаційним входом одинадцятого суматора 11 і з інформаційним входом шостого ключа 21, з першим інформаційним входом дванадцятого суматора 12 і з інформаційним входом сьомого ключа 22, з другим інформаційним входом дванадцятого суматора 12 і з інформаційним входом восьмого ключа 23, третій вихід дешифратора 33 з'єднаний з входами віднімання тринадцятого суматора 13 і чотирнадцятого суматора 14, четвертий вихід дешифратора 33-з входами віднімання дев'ятого, десятого, одинадцятого і дванадцятого суматорів 9-12 та з керуючими входами дев'ятого, десятого, одинадцятого і дванадцятого ключів 24-27, третій вихід дешифратора 33-з керуючими входами тринадцятого і чотирнадцятого ключів 28-29, п'ятий вихід дешифратора 33-з другим входом елемента АБО 32, вихід якого з'єднаний з входами додавання дев'ятого, десятого, одинадцятого і дванадцятого суматорів 9-12, шостий вихід дешифратора 33-з входами додавання тринадцятого і чотирнадцятого суматорів 13-14, сьомий вихід - з входом додавання п'ятнадцятого суматора 15 і керуючим входом п'ятнадцятого ключа 30, восьмий вихід-з входом віднімання п'ятнадцятого суматора 15 і з керуючим входом шістнадцятого ключа 31, вихід дев'ятого суматора 9 з'єднаний з інформаційним входом дев'ятого ключа 24 і з першим інформаційним входом тринадцятого суматора 13, вихід десятого суматора 10 з'єднаний з другим інформаційним входом тринадцятого суматора 13 і з інформаційним входом десятого ключа 25, вихід одинадцятого суматора 11 з'єднаний з першим інформаційним входом чотирнадцятого суматора 14 і з інформаційним входом одинадцятого ключа 26, вихід дванадцятого суматора 12 з'єднаний з другим інформаційним входом чотирнадцятого суматора 14 і з інформаційним входом дванадцятого ключа 27, вихід тринадцятого суматора 13 з'єднаний з інформаційним входом тринадцятого ключа 28 і з першим інформаційним входом п'ятнадцятого суматора 15, вихід чотирнадцятого суматора 14 з'єднаний з інформаційним входом чотирнадцятого ключа 29 із другим інформаційним входом п'ятнадцятого суматора 15, вихід якого з'єднаний з інформаційними входами п'ятнадцятого і шістнадцятого ключів 30-31, вихід лічильник 34 з'єднаний з входом дешифратора 33, вхід синхронізації пристрою з'єднаний з рахунковим входом лічильника 34, вхід загального обнуління пристрою з'єднаний з входом установки в «0» лічильника і з входом податкової установки з першого по п'ятнадцятий суматорів 1-15, виходи з першого по шістнадцятий ключів 1631 з'єднані відповідно з першого по шістнадцятий виходами пристрою. Пристрій прототип працює наступним чином. Лічильник 34 і всі суматори загальним обнулінням встановлюються в нуль (вхід установки в нулі, суматорів показаний тільки на одному з них - восьмому). Для отримання коефіцієнтів Хаара необхідно просумувати і відняти відповідні вихідні дискретні відліки. Так, наприклад, коефіцієнт С3 утворюються наступним чином: С3=(х1+х2+х3+х4)-(х5+х6+х7+х8), а коефіцієнт С9= х1-х2. Вихідні дискретні відліки надходять на перші і другі інформаційні входи перших восьми суматорів 1-8, причому перший і другий відліки-на перший суматор 1, третій і четвертий-на другий суматор 2 і так далі, п'ятнадцятий і шістнадцятий-на восьмий суматор 8. Послідовність роботи пристрою задається керуючими сигналами з виходу деши фратора 33, який приєднаний до лічильника 34, зміст якого від зовнішнього генератора прямокутних імпульсів міняється послідовно від одиниці до дев'яти. Керуючі сигнали з виходів дешифратора 33 дозволяють отримувати наступні коефіцієнти Хаара: 1, 2, 3®С3,С4; 4®С5,С6,С7 ,С8; 3, 5, 7, 8®C1,C2; 9®С9, С10, С11 , С12, С 13, С14 , С15, С16. Всі суматори в схемі аналогічні і працюють наступним чином. При надходженні сигналу на дерпшй керуючий вхід відбувається додавання значень вихідних відліків, які надходять на їх перший і другий інформаційні входи, а при надходженні сигналу на другий керуючий вхід здійснюється процедура знаходження різниці цих відліків. Розглянемо, наприклад, одержання коефіцієнта Хаара під номером три (С3). Сигнал з першого входу де шифратора 33 надходить на перші керуючі входи суматорів 1-8. Таким чином, на виході суматора 1 формується значення суми х1+x2, наі виході суматора 2х3+х4 і т.д. Ці значення надходять відповідно на перший і другий інформаційні входи суматорів 9-12. Сигнал з другого виходу дешифратора 33 через елемент АБО 32 надходить на перші керуючі входи суматорів 9-12. Значення суми або різниці на виході суматорів зберігається до появи нового сигналу на якому-небудь керуючому вході. Таким чином, на виході суматора 9 формується значення суми х1+х2+х3+х4 , а на ви ході суматора 10-х5+х6 +х7+х8 , які надходять відповідно на. перший і другий інформаційні входи суматора 13. Сигнал з третього виходу дешифратора 33 надходить на другі керуючі входи суматорів 13 і 14, створюючи тим самим на їх ви ходах значення різниці чисел, що надійшли на їх перший і другий інформаційні входи. Одночасно той самий сигнал відкриває ключі 28 і 29, дозволяючи проходження коефіцієнтів Хаара під номерами три і чотири (С3, С4) на вихід пристрою. Для m-1 1 2 2 N отримання дійсних коефіцієнтів Хаара необхідно помножити величини С 3, С4 на . Так як відновлення сигналу за коефіцієнтами роблять на синтезаторах і універсальних ЦОМ, то цю величину легко можна врахувати. Якщо необхідно отримати дійсні коефіцієнти Хаара , то на виходах відповідних суматорів, де ці коефіцієнти формуються, можна включити опори, величини яких пропорційні a. Процедура отримання інших коефіцієнтів аналогічна описаній. Недоліками даного пристрою-прототипу є: - обробці піддаються тільки одномірні сигнали; - операції додавання і віднімання виконуються послідовно друг за другом на одних й тих самих суматорах, що знижує швидкодію пристрою; - для початку процедури перетворення необхідно отримати всі відліки сигналу, що знижує швидкодію при потоковій обробці сигналів; - не проводиться помноження на нормуючі коефіцієнти, що не дозволяє отримувати дійсні коефіцієнти Хаара; - не враховуються знаки отриманих коефіцієнтів, можливі помилки при обчисленнях через неодночасне надходження відліків на входи пристрою, що знижує точність обчисленні коефіцієнтів Хаара. В основу винаходу поставлена задача створити такий пристрій двовимірного перетворення Хаара, який за рахунок введення нових елементів дозволить виконувати обробку двовимірних сигналів (зображень), отримати дійсні коефіцієнти Хаара, що дозволить підвищити точність коефіцієнтів перетворення Хаара, які отримуються. Технічний результат, який може бути отриманий при здійсненні запропонованого пристрою полягає в можливості потокової обробки двовимірних сигналів, в рівнобіжному виконанні операцій додавання і віднімання, у веденні в пристрій множення на нормуючі коефіцієнти, що дозволить отримувати дійсні коефіцієнти Хаара, у можливості формування і збереження знаків цих коефіцієнтів, що підвищить точність коефіцієнтів Хаара, які отримуються. Структурна схема пристрою прототипу представлена на фіг.1. Структурна схема запропонованого пристрою приведена на фіг.2. Структурна схема обчислювального блоку приведена на фіг.3. Структурна схема блока керування приведена на фіг.4. Граф алгоритму Ендрюса приведений на фіг.5. Поставлена задача вирішується за рахунок того, що в пристрій перетворення Хаара, який містить перший та другий суматори введені мультиплексор, з першого по четвертий тригери, перший, другий суматори, з першого по п'ятий регістрі, з першого по четвертий обчислювальні блоки, блок керування, перший та другий блоки пам'яті, обчислювальні блоки містять перший регістр, другий регістр, третій регістр, перший суматор, другий суматор, третій суматор, тригер, перший блок ключів, другий блок ключів, інформаційний вхід, перший вхід керування, другий вхід керування, вхід скидання, перший інформаційний вихід, другий інформаційний вихід, знаковий вихід, блок керування містить з першого по десятий лічильники, з першого по одинадцятий регістри, з першого по п'ятий елементи АБО, дешифратор, тригер, вхід скидання, вхід синхронізації, вихід готовності, з першого по третій входи керування, з першого по шостий виходи керування, з першого по четвертий ι адресні виходи, вихід закінчення обчислення, перший та другий виходи керування пам'яттю, причому вхід відліків пристрою з'єднаний з першим інформаційним входом мультиплексора, інформаційний вихід мультиплексора з'єднаний з першим інформаційним входом першого обчислювального блока, вхід синхронізації пристрою з'єднаний з входом синхронізації блока керування та входом першого тригера, прямий вихід першого тригера з'єднаний з першим входом керування першого обчислювального блока та першим входом керування блока керування, інверсний вихід першого тригера з'єднаний з другим входом керування першого обчислювального блока, з входом другого тригера та входом високоімпендансного стану першого регістру, прямий вихід другого тригера з'єднаний з першим входом керування другого обчислювального блока та другим входом керування блоку керування, інверсний вихід другого тригера з'єднаний з другим входом керування другого обчислювального блока, з входом третього тригера та входом високоімпендансного стану другого регістру, прямий вихід третього тригера з'єднаний з першим входом керування третього обчислювального блока та третім входом керування блоку керування, інверсний вихід третього тригера з'єднаний з другим входом керування третього обчислювального блока, входом четвертого тригера та входом високоімпендансного стану третього регістру, прямий вихід четвертого тригера з'єднаний з першим входом керування четвертого обчислювального блока, інверсний вихід четвертого тригера з'єднаний з другим входом керування четвертого обчислювального блока та входом високоімпенданеного стану четвертого та п'ятого регістрів, перший інформаційний вихід першого обчислювального блока з'єднаний з інформаційним входом другого обчислювального блока, другий інформаційний вихід першого обчислювального блоку з'єднаний з першим інформаційним входом Першого суматора, старші N-1 розряди (N - розрядність даних, що обробляються) другого інформаційного виходу першого обчислювального: блоку з'єднані з відповідними молодшими N-1 розрядами другого інформаційного входу першого суматора, старші N-3 розряди інформаційного виходу першого суматора з'єднанні з відповідними молодшими N-3 розрядами інформаційного входу першого регістра, знаковий вихід першого обчислювального блоку з'єднаний з найстаршим розрядом інформаційного входу першого регістра, перший інформаційний вихід другого обчислювального блоку з'єднаний з інформаційним входом третього обчислювального блоку, старші N-3 розряди другого інформаційного виходу другого обчислювального блоку з'єднані з молодшими N-3 розрядами Інформаційного входу др угого регістра, знаковий вихід другого обчислювального блоку з'єднаний з найстаршим розрядом інформаційного входу другого регістра, перший інформаційний вихід третього обчислювального блоку з'єднаний з інформаційним входом четвертого обчислювального блоку, другий інформаційний вихід третього a= обчислювального блоку з'єднаний з першим інформаційним входом другого суматора, старші N-1 розряди другого інформаційного виходу третього обчислювального блоку з'єднані з відповідними молодшими N-I розрядами другого інформаційного входу другого суматора, старші N-4 розряди інформаційного виходу другого суматора з'єднані з відповідними молодшими N-4 розрядами інформаційного входу третього регістра, знаковий вихід третього обчислювального блоку з'єднаний з найстаршим розрядом інформаційного входу третього регістра, старші N-4 розряди першого інформаційного виходу четвертого обчислювального блока з'єднанні з відповідними молодшими N-4 розрядами інформаційного входу п'ятого регістра, старші N-4 розряди другого інформаційного виходу четвертого обчислювального блока з'єднанні з відповідними молодшими N-4 розрядами інформаційного входу че твертого регістра, знаковий вихід четвертого обчислювального блоку з'єднаний з найстаршим розрядом інформаційного входу четвертого регістра, інформаційні виходи з першого по п'ятий регістри з'єднанні між собою та подані на інформаційні входи першого та другого блоків пам'яті, з другого по шостий ви ходи керування блоку керування з'єднанні з відповідними входами управління записом з першого по п'ятий регістри, перший адресний вихід блоку керування з'єднаний з першим адресним входом першого блоку пам'яті, другий адресний вихід блоку керування з'єднаний з першим адресним входом другого блоку пам'яті, третій адресний вихід блока керування з'єднаний з другим адресним входом першого блоку пам'яті, четвертий адресний вихід блока керування з'єднаний з другим адресним входом другого блоку пам'яті, перший вихід керування пам'яттю блоку керування з'єднаний з входом режиму зчитування першого блока пам'яті та входом режиму запису другого блоку пам'яті, другий вихід керування пам'яттю блоку керування з'єднаний з входом режиму запису першого блоку пам'яті, перший вихід керування з'єднаний з входом керування мультиплексора, інформаційний вихід першого блоку пам'яті з'єднаний з другим інформаційним входом мультиплексора, інформаційний вихід другого блоку пам'яті з'єднаний з інформаційним виходом пристрою, вихід готовності блоку керування з'єднаний з виходом готовності пристрою та входом заборони мультиплексора, вихід завершення обчислення блоку керування з'єднаний з виходом завершення обчислення пристрою, вхід скидання пристрою з'єднаний з входами скидання з першого по четвертий обчислювальні блоки, з першого по четвертий тригери, з першого по п'ятий регістри та блоком керування. Вхід скидання обчислювального блоку з'єднаний з входами скидання з першого по третій регістри обчислювального блоку, інформаційний вхід обчислювального блоку з'єднаний з інформаційними входами першого та другого регістрів обчислювального блоку, перший вхід керування обчислювального блоку з'єднаний з входом керування першого регістра обчислювального блоку, другий вхід керування обчислювального блоку з'єднаний з входами керування другого та третього регістрів обчислювального блоку, прямий інформаційний вихід першого регістра обчислювального блоку з'єднаний з першими інформаційними входами першого і другого суматорів обчислювального блоку, прямий інформаційний вихід другого регістра обчислювального блоку з'єднаний с другим інформаційним входом першого суматора обчислювального блоку, інверсний інформаційний вихід др угого регістра обчислювального блоку з'єднаний з другим інформаційним входом другого суматора обчислювального блоку, на вхід запозичення другого суматора поданий логічний рівень «1», інформаційний вихід першого суматора з'єднаний з першим інформаційним виходом обчислювального блоку, інформаційний вихід другого суматора з'єднаний з інформаційним входом третього регістра обчислювального блоку, вихід переповнення другого суматора з'єднаний з входом тригера, прямий вихід тригера з'єднаний з входом керування першого блоку ключів, інверсний вихід тригера з'єднаний з входом керування другого блоку ключів, входом запозичення третього суматора обчислювального блоку і знаковим виходом обчислювального блоку, прямий інформаційний вихід третього регістра з'єднаний з інформаційним входом першого блоку ключів, інверсний інформаційний вихід третього регістра з'єднаний з інформаційним входом другого блоку ключів, інформаційний вихід першого блоку ключів з'єднаний з першим інформаційним входом третього суматора обчислювального блоку, інформаційний вихід другого блоку ключів з'єднаний з другим інформаційним входом третього суматора обчислювального блоку, інформаційний вихід третього суматора з'єднаний з другим інформаційним виходом обчислювального блоку. Вхід скидання блоку керування з'єднаний з другим входом другого елемента АБО, входами скидання тригера, п'ятого та десятого лічильників, вихід другого елемента АБО з'єднаний з входами скидання з першого по четвертий лічильників та входами управління записом початкового коду з шостого по дев'ятий лічильників, вхід син хронізації блоку керування з'єднаний з рахунковими входами з першого по четвертий та шостого лічильників, інформаційний вихід першого лічильника з'єднаний з інформаційним входом дешифратора блока керування, старший розряд інформаційного виходу першого лічильника з'єднаний з першим входом першого елемента АБО та входом керування першого регістра блока керування, з сімнадцятого по двадцять перший виходи деши фратора з'єднані з інформаційним входом першого регістра, двадцять другий вихід де шифратора з'єднаний з рахунковим входом п'ятого та шостого лічильників, з першим входом другого елемента АБО, перший розряд інформаційного виходу першого регістру з'єднаний з першим входом третього елемента АБО, другий розряд інформаційного виходу першого регістру з'єднаний з першим входом четвертого елемента АБО, третій розряд інформаційного виходу першого регістру з'єднаний з першим входом п'ятого елемента АБО, четвертий розряд інформаційного виходу першого регістру з'єднаний з першим розрядом інформаційного входу др угого регістру (на інші розряди поданий рівень логічного "0"), з його першим інверсним входом високоімпендансного стану та п'ятим виходом керування блоку керування, п'ятий розряд інформаційного виходу першого регістру з'єднаний з другим інверсним входом високоімпендансного стану другого регістру блоку керування та шостим виходом керування блоку керування, перший вихід другого лічильника з'єднаний з рахунковим входом сьомого лічильника, на інформаційні входи сьомого лічильника подане значення "7", другий вихід третього лічильника з'єднаний з рахунковим входом восьмого лічильника, на інформаційні входи восьмого лічильника подане значення "З", третій вихід четвертого лічильника з'єднаний з рахунковим входом дев'ятого лічильника, на інформаційні входи дев'ятого лічильника подане значення "1", перші чотири розряди інформаційного виходу п'ятого лічильника подані на інформаційні входи восьмого та дев'ятого регістрів блоку керування, останній (5) розряд інформаційного виходу п'ятого лічильника з'єднаний з входом тригера блоку керування, прямий вихід тригера з'єднаний з другим входом першого елементу АБО, з входами високоімпендансного стану шостого та восьмого регістрів, з першим виходом керування пам'яттю блока керування, з першим виходом керування блока керування, інверсний вихід тригера з'єднаний з входами високоімпендансного стану сьомого, дев'ятого, десятого та одинадцятого регістрів, з другим виходом керування пам'яттю блока керування, перші чотири розряди інформаційного виходу шостого лічильника подані на інформаційний вхід десятого регістра блоку керування, перші чотири розряди інформаційного виходу десятого лічильника подані на інформаційний вхід одинадцятого регістра блоку керування, останній (5) розряд інформаційного виходу десятого лічильника з'єднаний з виходом закінчення обчислення блоку керування, інформаційний вихід сьомого лічильника поданий на інформаційний вхід третього регістра, інформаційний вихід восьмого лічильника поданий на інформаційний вхід четвертого регістра, інформаційний вихід дев'ятого лічильника поданий на інформаційний вхід п'ятого регістра, з першого по третій входи керування блоку керування поданні на відповідні другі входи з третього по п'ятий елементи АБО, ви хід третього елемента АБО з'єднаний з інверсним входом високоімпендансного стану третього регістра та другим виходом керування, вихід четвертого елемента АБО з'єднаний з інверсним входом високоімпендансного стану четвертого регістра та третім виходом керування, вихід п'ятого елемента АБО з'єднаний з інверсним входом високоімпендансного стану п'ятого регістра та четвертим виходом керування, інформаційні виходи з другого по п'ятий регістри об'єднанні і подані на інформаційні входи шостого та сьомого регістрів, інформаційні виходи шостого та одинадцятого регістрів об'єднанні і подані на перший адресний вихід блоку керування, інформаційні виходи восьмого та десятого регістрів об'єднанні і подані на третій адресний вихід блоку керування, інформаційний вихід сьомого регістра поданий на другий адресний вихід блоку керування, інформаційний вихід дев'ятого регістра поданий на четвертий адресний вихід блоку керування. Входи синхронізації всіх регістрів пристрою, в тому числі регістрів обчислювальних блоків та блоку керування, першого та другого блоків пам'яті також з'єднані зі входом синхронізації пристрою (для спрощення на структурних схемах не показано). Запропонований пристрій містить мультиплексор 1, блок керування 3, з першого по четвертий тригери 2, 5, 10, та 13, перший 7 та другий 14 суматори, з першого по п'ятий регістри 8,9, 17, 18 та 19, з першого по четвертий обчислювальні блоки 4, 6, 12 та 16, перший та другий блоки пам'яті 11, 15, вхід відліків 20, вхід скидання 21, вхід синхронізації 22, вихід готовності 23, вихід закінчення обчислення 24 та інформаційний вихід пристрою 25. Обчислювальні блоки (фіг.3) містять перший регістр 52, другий регістр 53, третій регістр 54, перший суматор 55, другий суматор 56, третій суматор 60, тригер 57, перший блок ключів 58, другий блок ключів 59, інформаційний вхід 26, перший вхід керування 27, другий вхід керування 28, вхід скидання 29, перший інформаційний вихід 30, другий інформаційний вихід 31, знаковий вихід 32. Блок керування (фіг.4) містить з першого по десятий лічильники 61, 66-73, 75, з першого по одинадцятий регістри 65, 79-88, з першого по п'ятий елементи АБО 62, 63, 76-78, дешифратор 64, тригер 74, вхід скидання 33, вхід синхронізації 34, вихід готовності 35, з першого по третій входи керування 37-39, з першого по шостий виходи керування 36, 40-44, з першого по четвертий адресні виходи 45-48, вихід закінчення обчислення 49, перший вихід керування пам'яттю 50, другий ви хід керування пам'яттю 51. Вхід відліків 20 пристрою з'єднаний з першим інформаційним входом мультиплексора 1, інформаційний вихід мультиплексора 1 з'єднаний з інформаційним входом 26 першого обчислювального блока 4, вхід синхронізації пристрою 21 з'єднаний з входом синхронізації 33 блока керування 3 та входом першого тригера 2, прямий вихід першого тригера 2 з'єднаний з першим входом керування 27 першого обчислювального блока 4 та першим входом керування 37 блока керування 3, інверсний вихід першого тригера 2 з'єднаний з другим входом керування 28 першого обчислювального блока 4, з входом другого тригера 5 та входом високоімпендансного стану першого регістру 8, прямий вихід другого тригера 5 з'єднаний з першим входом керування 27 другого обчислювального блока 6 та другим входом керування 38 блока керування З, інверсний вихід др угого тригера 5 з'єднаний з другим входом керування 28 другого обчислювального блока 6, з входом третього тригера 10 та входом високоімпендансного стану другого регістру 9, прямий вихід третього тригера 10 з'єднаний з першим входом керування 27 третього обчислювального блока 12 та третім входом керування 39 блока керування З, інверсний вихід третього тригера 10 з'єднаний з другим входом керування 28 третього обчислювального блока 12, входом четвертого тригера 13 та входом високоімпендансного стану третього регістру 17, прямий вихід четвертого тригера 13 з'єднаний з першим входом керування 27 четвертого обчислювального блока 16, інверсний вихід четвертого тригера 13 з'єднаний з другим входом керування 28 четвертого обчислювального блока 16 та входом високоімпендансного стану четвертого 18 та п'ятого 19 регістрів, перший інформаційний вихід 30 першого обчислювального блока 4 з'єднаний з інформаційним входом 26 другого обчислювального блока 6, другий інформаційний вихід 31 першого обчислювального блоку 4 з'єднаний з першим інформаційним входом першого суматора 7, старші N-1 розряди другого інформаційного виходу 31 першого обчислювального блоку 4 з'єднані з відповідними молодшими N-1 розрядами другого інформаційного входу першого суматора 7, старші N-3 розряди інформаційного виходу першого суматора 7 з'єднанні з відповідними молодшими N-3 розрядами інформаційного входу першого регістра 8, знаковий вихід 32 першого обчислювального блоку 4 з'єднаний з найстаршим розрядом інформаційного входу першого регістра 8, перший інформаційний вихід 30 другого обчислювального блоку 6 з'єднаний з інформаційним входом 26 третього обчислювального блоку 12, старші N-3 розряди другого інформаційного виходу 31 другого обчислювального блоку 6 з'єднані з молодшими N-3 розрядами інформаційного входу др угого регістра 9, знаковий вихід 32 другого обчислювального блоку 6 з'єднаний з найстаршим розрядом інформаційного входу другого регістра 9, перший інформаційний вихід 30 третього обчислювального блоку 12 з'єднаний з інформаційним входом 26 четвертого обчислювального блоку 16, другий інформаційний вихід 31 третього обчислювального блоку 12 з'єднаний з першим інформаційним входом другого суматора 14, старші N-1 розряди другого інформаційного виходу 31 третього обчислювального блоку 12 з'єднані з відповідними молодшими N-1 розрядами другого інформаційного входу другого суматора 14, старші N-4 розряди інформаційного виходу др угого суматора 14 з'єднані з відповідними молодшими N-4 розрядами інформаційного входу третього регістра 17, знаковий вихід 32 третього обчислювального блоку 12 з'єднаний з найстаршим розрядом інформаційного входу третього регістра 17, старші N-4 розряди першого інформаційного виходу 30 четвертого обчислювального блока 16 з'єднанні з відповідними молодшими N-4 розрядами інформаційного входу п'ятого регістра 19, старші N-4 розряди другого інформаційного виходу 31 четвертого обчислювального блока 16 з'єднанні з відповідними молодшими N-4 розрядами інформаційного входу четвертого регістра 18, знаковий вихід 32 четвертого обчислювального блоку 16 з'єднаний з найстаршим розрядом інформаційного входу четвертого регістра 18, інформаційні виходи з першого по п'ятий регістри 8, 9, 17-19 з'єднанні між собою та подані на інформаційні входи першого та другого блоків пам'яті 11, 15, з другого по шостий виходи керування 40-44 блоку керування 3 з'єднанні з відповідними входами управління записом з першого по п'ятий регістри 8, 9, 17-19, перший адресний вихід 45 блоку керування З з'єднаний з першим адресним входом першого блоку пам'яті 11, другий адресний вихід 46 блоку керування 3 з'єднаний з першим адресним входом другого блоку пам'яті 15, третій адресний вихід 47 блока керування З з'єднаний з другим адресним входом першого блоку пам'яті 11, четвертий адресний вихід 48 блока керування 3 з'єднаний з другим адресним входом другого блоку пам'яті 15, перший вихід керування пам'яттю 50 блоку керування 3 з'єднаний з входом режиму зчитування першого блока пам'яті 11 та входом режиму запису другого блоку пам'яті 15, другий вихід керування пам'яттю 51 блоку керування 3 з'єднаний з входом режиму запису першого блоку пам'яті 11, перший вихід керування 36 блоку керування З з'єднаний з входом керування мультиплексора 1, інформаційний вихід першого блоку пам'яті 11 з'єднаний з другим інформаційним входом мультиплексора 1, інформаційний вихід другого блоку пам'яті 15 з'єднаний з інформаційним виходом пристрою 25, вихід готовності 35 блоку керування З з'єднаний з виходом готовності пристрою 23 та входом заборони мультиплексора 1, вихід завершення обчислення 49 блоку керування 3 з'єднаний з виходом завершення обчислення пристрою 24, вхід скидання пристрою 21 з'єднаний з входами скидання з першого по четвертий обчислювальні блоки 4,6,12,16, з першого по четвертий тригери 2,5,10,13, з першого по п'ятий регістри 8, 9, 17-19 та блоком керування 3. Вхід скидання 29 обчислювального блоку з'єднаний з входами скидання з першого по третій регістрів 5254 обчислювального блоку, інформаційний вхід 26 обчислювального блоку з'єднаний з інформаційними входами першого та другого регістрів 52, 53 обчислювального блоку, перший вхід керування 27 обчислювального блоку з'єднаний з керуючим входом першого регістра 52 обчислювального блоку, другий вхід керування 28 обчислювального блоку з'єднаний з керуючими входами другого та третього регістрів 53, 54 обчислювального блоку, прямий інформаційний вихід першого регістра 52 з'єднаний з першими інформаційними входами першого і другого суматорів 55, 56 обчислювального блоку, прямий інформаційний вихід др угого регістра 53 з'єднаний с другим інформаційним входом першого суматора 55, інверсний інформаційний вихід другого регістра 53 з'єднаний з другим інформаційним входом другого суматора 56, на вхід запозичення другого суматора 56 поданий логічний рівень «1», інформаційний вихід першого суматора 55 з'єднаний з першим інформаційним виходом 30 обчислювального блоку, інформаційний вихід другого суматора 56 з'єднаний з інформаційним входом третього регістра 54 обчислювального блоку, вихід переповнення другого суматора 56 з'єднаний з входом установки тригера 57 обчислювального блоку, прямий вихід тригера 57 з'єднаний з керуючим входом першого блоку ключів 58 обчислювального блоку, інверсний вихід тригера 57 з'єднаний з керуючим входом друго го блоку ключів 59 обчислювального блоку, входом запозичення третього суматора 60 обчислювального блоку і знаковим виходом 32 обчислювального блоку, прямий інформаційний вихід третього регістра 54 з'єднаний з інформаційним входом першого блоку ключів 58, інверсний інформаційний вихід третього регістра 54 з'єднаний з інформаційним входом другого блоку ключів 59, інформаційний вихід першого блоку ключів 58 з'єднаний з першим інформаційним входом третього суматора 60, інформаційний вихід другого блоку ключів 59 з'єднаний з другим інформаційним входом третього суматора 60, інформаційний вихід третього суматора 60 з'єднаний з другим інформаційним виходом 31 обчислювального блоку. Вхід скидання 33 блоку керування 3 з'єднаний з другим входом другого елемента АБО 63, входами скидання тригера 74, п'ятого 69 та десятого 75 лічильників, вихід др угого елемента АБО 63 з'єднаний з входами скидання з першого по четвертий лічильників 61,66-68 та входами управління записом початкового коду з шостого по дев'ятий лічильники 70-73, вхід синхронізації 34 блоку керування 3 з'єднаний з рахунковими входами з першого по четвертий та шостого лічильники 61, 66-68, 70, інформаційний вихід першого лічильника 61 з'єднаний з інформаційним входом дешифратора 64 блока керування 3, старший розряд інформаційного виходу першого лічильника 61 з'єднаний з першим входом першого елемента АБО 62 та входом керування першого регістра 65, з сімнадцятого по двадцять перший виходи деши фратора 64 з'єднані з інформаційним входом першого регістра 65, двадцять другий вихід де шифратора 64 з'єднаний з рахунковим входом п'ятого лічильника 69, з першим входом другого елемента АБО 63, перший розряд інформаційного виходу першого регістру 65 з'єднаний з першим входом третього елемента АБО 76, другий розряд інформаційного виходу першого регістр у 65 з'єднаний з першим входом четвертого елемента АБО 77, третій розряд інформаційного виходу першого регістру 65 з'єднаний з першим входом п'ятого елемента АБО 78, четвертий розряд інформаційного виходу першого регістру 65 з'єднаний з першим розрядом інформаційного входу др угого регістру 79 (на решта розрядів подані нульові логічні рівні), з його першим інверсним входом високоімпендансного стану та п'ятим виходом керування 43 блоку керування, п'ятий розряд інформаційного виходу першого регістру 65 з'єднаний з другим інверсним входом високоімпендансного стану другого регістру 79 та шостим виходом керування 44 блоку керування, перший вихід другого лічильника 66 з'єднаний з рахунковим входом сьомого лічильника 71, на інформаційні входи сьомого лічильника 71 подане значення "7", другий ви хід третього лічильника 67 з'єднаний з рахунковим входом восьмого лічильника 72, на інформаційні входи восьмого лічильника 72 подане значення "3", третій вихід четвертого лічильника 68 з'єднаний з рахунковим входом дев'ятого лічильника 73, на інформаційні входи дев'ятого лічильника 73 подане значення "1", перші чотири розряди інформаційного виходу п'ятого лічильника 69 подані на інформаційні входи восьмого 85 та дев'ятого 86 регістрів блоку керування, останній (5) розряд інформаційного виходу п'ятого лічильника 69 з'єднаний з входом тригера 74 блоку керування, прямий вихід тригера 74 з'єднаний з другим входом першого елемента АБО 62, з входами високоімпендансного стану шостого 83 та восьмого 85 регістрів, з першим виходом керування пам'яттю 50 блока керування, з першим виходом керування 36 блока керування 3, інверсний вихід тригера 74 з'єднаний з входами високоімпендансного стану сьомого 84, дев'ятого 86, десятого 87 та одинадцятого 88 регістрів, з другим виходом керування пам'яттю 51 блока керування, перші чотири розряди інформаційного виходу шостого 70 лічильника подані на інформаційний вхід десятого регістра 87 блоку керування, перші чотири розряди інформаційного виходу десятого лічильника 75 подані на інформаційний вхід одинадцятого регістра 88 блоку керування 3, останній (5) розряд інформаційного виходу десятого лічильника 75 з'єднаний з виходом закінчення обчислення 49 блоку керування, інформаційний вихід сьомого лічильника 71 поданий на інформаційний вхід третього регістра 80, інформаційний вихід восьмого лічильника 72 поданий на інформаційний вхід четвертого регістра 81, інформаційний вихід дев'ятого лічильника 73 поданий на інформаційний вхід п'ятого регістра 82, з першого по третій входи керування 37-39 блоку керування поданні на відповідні другі входи з третього по п'ятий елементи АБО 76-78, вихід третього елемента АБО 76 з'єднаний з інверсним входом високоімпендансного стану третього регістра 80 та другим виходом керування 40, вихід четвертого елемента АБО 77 з'єднаний з інверсним входом високоімпендансного стану четвертого регістра 81 та третім виходом керування 41, вихід п'ятого елемента АБО 78 з'єднаний з інверсним входом високоімпендансного стану п'ятого регістра 82 та четвертим виходом керування 42, інформаційні виходи з другого по п'ятий регістрів 79-82 об'єднанні і подані на інформаційні входи шостого та сьомого регістрів 83, 84, інформаційні виходи шостого 83 та одинадцятого 88 регістрів об'єднанні і подані на перший адресний вихід 45 блоку керування, інформаційні виходи восьмого 85 та десятого 87 регістрів об'єднанні і подані на третій адресний вихід 47 блоку керування, інформаційний вихід сьомого регістра 84 поданий на другий адресний вихід 46 блоку керування, інформаційний вихід дев'ятого регістра 86 поданий на четвертий адресний вихід 48 блоку керування. Входи синхронізації з першого по п'ятий регістрів 8, 9, 17-19 пристрою, з першого по третій регістрів 52-54 обчислювальних блоків, з першого по одинадцятий регістрів 65, 79-88 блоку керування, першого та другого 11, 15 блоків пам'яті також з'єднані зі входом синхронізації 22 пристрою (для спрощення на структурних схемах не показано). Запропонований пристрій базується на швидкому алгоритмі виконання перетворення Хаара, запропонованим Ендрюсом та властивості подільності ортогональних базисів, яка дозволяє для виконання двовимірного перетворення використовувати одномірний базис Хаара і відповідно одномірні алгоритми виконання перетворення [3]. На фіг.5 y виді графа представлений алгоритм Ендрюса, на якому при перегляді зліва на право точками з'єднання відрізків показані суми, що утворюються, «-1» під відрізком вказує на те, що доданок входить до суми з коефіцієнтом «-1», тобто виконується віднімання, х(і) ( i = 0 ¸ 15 ) - елемент вихідного вектора, Xj(i)-елемент вектора після j-ϊ ітерації, Y(i)-елемент отриманого вектора коефіцієнтів перетворення Хаара. Заключною операцією отримання коефіцієнта Хаара є множення сформованих сум на нормуючий коефіцієнт, зазначений на графі над відрізком, праворуч від якого позначений відповідний коефіцієнт. Двовимірне перетворення масиву відліків двовимірного сигналу (зображення) складається з виконання алгоритму Ендрюса над рядками вихідної матриці, елементи якої послідовно-відлік за відліком, строка за строкою поступають на вхід відліків пристрою. Результатом обробки всіх елементів вихідної матриці є проміжна матриця. Наступним етапом є виконання алгоритму Ендрюса над стовпцями проміжної матриці, результатом якого є трансформанта Хаара. Для шістнадцяти вхідних відліків алгоритм Ендрюса складається з 4 етапів, які визначаються наступними рекурентними співвідношеннями: - перший етап: x1(i) = x(2i) + x( 2i + 1); x1(8 + i) = x(2i) - x(2i + 1); 2 2 × x1(8 + i); 16 де і=0¸7; - другий етап: x2 (i) = x1( 2i) + x1( 2i + 1); Y (8 + i ) = x2 ( 4 + i) = x1(2i) - x1( 2i + 1); 2 × x 2 (4 + i); 16 де і=0¸3; - третій етап x3 (i) = x2 ( 2i) + x2 ( 2i + 1); Y (4 + i ) = x3 (2 + i) = x2 (2 i) - x 2 (2i + 1); 2 × x 2 (2 + i); 16 де і=0¸1; - четвертий етап: Y(2 + i) = 1 (x 3 (0) + x 3 (1)); 16 1 Y(1) = (x 3 (0) - x 3 (1) ). 16 Обчислювальний блок служить для одночасного виконання операцій додавання й віднімання над даними, що надходять на його інформаційний вхід 26, при цьому для фіксації вхідних даних використовуються регістри 52, 53, з прямих інформаційних виходів яких інформація надходить на входи першого суматора 55 для виконання операції додавання, результат операції додавання з інформаційного виходу першого суматора 55 поступає на перший інформаційний вихід 30 обчислювального блока, для виконання операції віднімання використовується другий суматор 56, перед виконанням операції віднімання значення, записане в другий регістр 53, перетворюється в інверсний код і подається на другий вхід другого суматора 56, в якому одночасно виконується перетворення інверсного коду доданка у додатковий код і сумування його з числом, що надійшло на перший вхід другого суматора 56, за рахунок чого виконується віднімання, для контролю за знаком результату операції віднімання й керування блоками ключів 58, 59 використовується тригер 57, вхід установки якого підключений до виходу переповнення другого суматора 56, прямий вихід тригера 57 служить для керування блоком ключів 58, інверсний вихід тригера 57 служить для керування блоком ключів 59, установки рівня логічної «1» на вході запозичення третього суматора 60 при виконанні перетворення з додаткового коду у прямій для від'ємних значень, отриманих після операцій віднімання, й також видачі знака отриманого числа на знаковий вихід 32 обчислювального блоку (логічний рівень «1» - від'ємне число, логічний рівень «0» позитивне), для виконання перетворення з додаткового коду в прямій використовуються третій регістр 54 (інверсний інформаційний вихід), блок ключів 59 і третій суматор 60 (другий інформаційний вхід і вхід запозичення), для транзитного (без виконання перетворення з додаткового коду в прямій) проходження результату операції віднімання на другий вихід 31 обчислювального блоку (при отриманні позитивного числа) використовується третій регістр 54 (прямий інформаційний вихід), блок ключів 58 і третій суматор 60 (перший інформаційний вхід), результат операції віднімання (модуль отриманого числа) знімається з інформаційного виходу третього суматора 60 й видається на другий інформаційний вихід 31 обчислювального блоку. Y (0 ) = Перший та другий суматори 7, 14, служать для виконання множення на 2 , для цього на зазначених суматорах виконується сумування вихідного значення зі значенням, рівним половині від вихідного ( 1 2 × x » 15 × x = x + × x , 2 ), останнє утворюється зсувом двійкового коду вихідного значення на розряд вправо, що відповідає поділу його на 2. У всіх операціях ділення, які використовуються при виконанні перетворення Хаара, дільники являють собою значення, рівні 2й n=1, 2, 3, 4, тому операції цілочислового ділення виконуються за допомогою зсувів вправо на відповідну кількість розрядів двійкових кодів чисел, що діляться. Кількість розрядів, на які виконується зсув відповідає показнику ступеня двійки n, при представленні дільників у виді 2n. Перший блок пам'яті 11 призначений для збереження проміжних результатів, другий блок пам'яті 15 призначений для збереження трансформанти. Комірки блоків пам'яті 11 та 15 організовані у вигляді масивів розмірності 16x16 комірок, при цьому доступ до визначеної комірки визначається її адресою по стовпцях та по рядках (для першого 11 та другого 15 блоків пам'яті на перші адресні входи подаються адреси відповідних стовпців, а на другі адресні входи адреси відповідних рядків). Блок керування 3 призначений для керування роботою пристрою. Він забезпечує адресацію комірок пам'яті в блоках пам'яті 11 та 15 для зчитування або запису інформації і організує два режими роботи: режим обробки даних, що надходять на вхід відліків 20 і запис результатів обробки до блоку пам'яті 11; режим обробки проміжних результатів, які зчитуються послідовно по стовпцях першого блоку пам'яті 11 і запис отриманих коефіцієнтів до другого блоку пам'яті 15. В блоці керування 3 другий лічильник 66 працює в режимі дільника тактів синхронізації на 2, третій лічильник 67 працює в режимі дільника тактів синхронізації на 4, четвертий лічильник 68 працює в режимі дільника тактів синхронізації на 8, п'ятий лічильник 69 працює в режимі дільника тактів синхронізації на 16, перед початком обробки кожного вектора з 16 відліків в сьомий лічильник 71 записується початкове значення "7", у восьмий лічильник 72-значення "3", в дев'ятий лічильник 73-значення "1", в шостий лічильник значення "15". Тригер 74 блоку керування 3 призначений для переводу блоку керування 3 й відповідно пристрою з першого режиму роботи в другий після обробки всіх 16 векторів по 16 відліків вихідної матриці. Для формування адресів рядків блоку пам'яті використовується п'ятий лічильник 69. На його чотирьох перших виходах формується адреса відповідного рядка, яка поступає на інформаційні входи восьмого та дев'ятого регістрів 85 та 86. Мультиплексор 1 пристрою призначений для комутації джерела відліків: в режимі 1 відліки поступають у пристрій зі входу відліків 20, в режимі 2 відліки поступають з першого блоку пам'яті 11, крім того при наявності рівня логічної "1" на вході заборони мультиплексор 1 не пропускає інформацію зі своїх інформаційних входів на вихід. З першого по четвертий тригери 2, 5,10, та 13 є D-тригерами й призначені для керування з першого по четвертий обчислювальними блоками 4, 6, 12, 16 відповідно, й записом отриманих коефіцієнтів Хаара в регістри з першого по п'ятий 8, 9, 17-19. З першого по п'ятий регістри 8, 9, 17—19 призначені для буферування запису результатів обчислень до пам'яті. Цикл записів результатів обчислення до пам'яті для вектора з 16 відліків наведений у таблиці 1. Таблиця 1 Цикл записів до пам'яті Номер такту Види записів 2 Запис коефіцієнта Хаара Y(8) до першого регістру 8 Запис коефіцієнта Хаара Υ(8) у блок пам'яті Запис коефіцієнта Хаара Υ(9) до першого регістру 8 Запис коефіцієнта Хаара Υ(4) до другого регістр у 9 Запис коефіцієнта Хаара Υ(9) у блок пам'яті Запис коефіцієнта Хаара Υ(10) до першого регістру 8 Запис коефіцієнта Хаара Υ(4) у блок пам'яті Запис коефіцієнта Хаара Υ(10) у блок пам'яті Запис коефіцієнта Хаара Y(11) до першого регістру 8 Запис коефіцієнта Хаара Υ(5) до другого регістру 9 Запис коефіцієнта Хаара Υ(2) до третього регістру 17 Запис коефіцієнта Хаара Y(11) у блок пам'яті Запис коефіцієнта Хаара Υ(12) до першого регістру 8 Запис коефіцієнта Хаара Υ(5) у блок пам'яті Запис коефіцієнта Хаара Y(12) у блок пам'яті Запис коефіцієнта Хаара Υ(13) до першого регістру 8 Запис коефіцієнта Хаара Υ(6) до другого регістру 9 Запис коефіцієнта Хаара Υ(2) у блок пам'яті Запис коефіцієнта Хаара Υ(13) у блок пам'яті Запис коефіцієнта Хаара Υ(14) до першого регістру 8 Запис коефіцієнта Хаара Υ(6) у блок пам'яті Запис коефіцієнта Хаара Υ(14) у блок пам'яті Запис коефіцієнта Хаара Υ(15) до першого регістру 8 Запис коефіцієнта Хаара Υ(7) до другого регістру 9 Запис коефіцієнта Хаара Υ(3) до третього регістру 17 Запис коефіцієнта Хаара Y(1) до четвертого регістру 18 Запис коефіцієнта Хаара Υ(0) до п'ятого регістру 19 Запис коефіцієнта Хаара Υ(15) у блок пам'яті Запис коефіцієнта Хаара Υ(7) у блок пам'яті Запис коефіцієнта Хаара Υ(3) у блок пам'яті Запис коефіцієнта Хаара Y(l) у блок пам'яті Запис коефіцієнта Хаара Υ(0) у блок пам'яті 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 Робота запропонованого пристрою полягає в наступному. Рівнем логічної "1" на вході скидання 21 пристрій встановлюється в початковий стан. При цьому з першого по третій регістри 52-54 обчислювальних блоків 4, 6, 12, 16, з першого по п'ятий регістри 8, 9, 17-19 пристрою скидаються в нуль, з першого по четвертий тригери 2, 5, 10, 13 пристрою та тригер 74 блоку керування 3 встановлюються в нульовий стан (нульовий рівень на прямому ви ході, одиничний рівень на інверсному виході), з першого по п'ятий лічильники 61, 66-69 та десятий лічильник 75 блоку керування 3 скидаються в нуль, з шостого по дев'ятий лічильники 71-73 блоку керування 3 встановлюються в початковий стан: до сьомого лічильника 71 записується значення "7", до восьмого лічильника 72 - значення "3", до дев'ятого лічильника 73 - значення "1", до шостого лічильника 70 - значення "15". З другого по п'ятий, сьомий, дев'ятий, десятий та одинадцятий регістри 79-82, 84, 86-88 блоку керування 3 знаходяться у високоімпендансному стані. Мультиплексор 1 скомутований для передачі відліків на інформаційний вхід 26 першого обчислювального блоку 4 зі входу відліків 20. На першому виході керування пам'яттю 50 блоку керування 3 логічний "0", а на другому ви ході керування пам'яттю 51 логічна "1", завдяки чому перший блок пам'яті 11 знаходиться в режимі запису інформації по інформаційному входу. На виході готовності 35 блоку керування 3 та на виході готовності 23 пристрою встановлений рівень логічного "0" (пристрій готовий до прийняття відліків). На виході закінчення обчислення 49 блоку керування 3 та на виході закінчення обчислення 24 пристрою встановлений рівень логічного "0"-обчислення не закінчені. На вхід відліків 20 послідовно надходять вихідні відліки сигналу, звідки вони поступають на інформаційний вхід 26 першого обчислювального блока 4. Кожний відлік тактується синхроімпульсом на вході синхронізації 22. Блок керування 3 працює наступним чином. На його вхід синхронізації 34 зі входу синхронізації пристрою 22 поступають тактові синхроімпульси. Звідти синхроімпульси поступають на лічильні входи з першого по четвертий та шостий лічильники 61, 66-68, 70. З приходом другого такту на виході др угого лічильника 66 формується імпульс, який збільшує початкове значення "7" сьомого лічильника 71 на одиницю, в результаті цього значення "8" подається на інформаційний вхід третього регістра 80, який знаходиться у високоімпендансному стані так як на його інверсному вході високоімпендансного стану логічний "0". З приходом третього такту на першому вході керування 37 отримаємо логічну "1", яка через третій елемент АБО 76 надходить на другий вихід керування 40 та інверсний вхід високоімпендансного стану третього тригера 80 і переводить його в режим видачі інформації. Таким чином адреса стовпця, сформована в сьомому лічильнику через третій регістр поступить на інформаційний вхід шостого і сьомого регістрів 83, 84. Так як шостий регістр 83 знаходиться в стані передачі інформації, а сьомий регістр 84 у високоімпендансному стані, то адреса стовпця надійде на перший адресний вихід 45 блоку керування 3. Таким чином для парних тактів до 16-го включно значення сьомого лічильника 71 збільшується на 1, що формує адреси стовпців з 8 по 15 включно. Для всіх непарних тактів до 15-го включно сформовані адреси видаються на перший адресний вихід 45 блоку керування 3, а на другому виході керування 40 видається логічний рівень "1". Третій лічильник 67 працює в режимі дільника на 4, тому на його виході імпульс з'являється кожні чотири такти і збільшує початкове значення "З" восьмого лічильника 72 на 1, це формує на виході цього лічильника послідовність адресів стовпців: 4, 5, 6, 7. На тактах 6, 10, 14 на другому керуючому вході 38 блоку керування 3 з'являється рівень логічної "1", який через четвертий елемент АБО 77 переводить четвертий регістр 81 в стан передачі інформації, що забезпечує надходження сформованих адресів стовпців на інформаційний вхід шостого регістра 83, а з інформаційного виходу шостого регістра 83 на перший адресний вихід 45 блоку керування 3. Четвертий лічильник 68 працює в режимі дільника на 8, тому на його виході імпульс з'являється кожні 8 тактів і збільшує початкове значення "1" дев'ятого лічильника 73 на 1, це формує на виході цього лічильника послідовність адресів стовпців: 2,3, На 12 такті на третьому керуючому вході 39 блоку керування 3 з'являється рівень логічної "1", який через п'ятий елемент АБО 78 переводить п'ятий регістр 82 в стан передачі інформації, що забезпечує надходження сформованих адресів стовпців на інформаційний вхід шостого регістра 83, а з інформаційного виходу шостого регістра 83 на перший адресний вихід 45 блоку керування. Слід зазначити, що на кожному такті логічна "1" поступає тільки на один з входів керування 37-39 блоку керування 3 і тому в режим видачі інформації переводиться тільки один з третього по п'ятий регістрів 80-82, це забезпечує видачу необхідної адреси стовпця на перший адресний вихід 45 блоку керування 3 (див. таблицю 1). З приходом шістнадцятого такту на першому вході першого елемента АБО 62 та вході дозволу запису першого регістру 65 встановлюється логічна "1", яку отримали з п'ятого виходу першого лічильника 61. В результаті цього на виході першого елемента АБО 62 й відповідно виході готовності 35 блока керування З встановлюється логічна "1", а першому регістру 65 дозволяється запис інформації з свого інформаційного входу. Таким чином, підраховане першим лічильником 61 число тактів у двійковому коді поступає на дешифратор 64. З сімнадцятого по двадцять перший виходи дешифратора 64 подані на відповідні з першого по п'ятий розряди інформаційного входу першого регістра 65 і видаються ним на свій інформаційний вихід. В результаті цього, при отримані 17-го такту на першому розряді інформаційного виходу першого регістра 65 з'явиться логічна "1", яка через третій елемент АБО 76 поступить на другий вихід керування 40 та на інверсний вхід високоімпендансного стану третього регістра 80 і переведе його в стан видачі інформації, що забезпечить видачу адреси останнього стовпця на перший адресний вихід 45 блоку керування 3. При отримані 18-го такту на другому розряді інформаційного виходу першого регістра 65 з'явиться логічна "1", яка через четвертий елемент АБО 77 поступить на третій вихід керування 41 та на інверсний вхід високоімпендансного стану четвертого регістра 81 і переведе його в стан видачі інформації, що забезпечить видачу адреси 8-го стовпця на перший адресний вихід 45 блоку керування 3. При отримані 19-го такту на третьому розряді інформаційного виходу першого регістра 65 з'явиться логічна "1", яка через п'ятий елемент АБО 78 поступить на четвертий вихід керування 42 та на інверсний вхід високоімпендансного стану п'ятого регістра 82 і переведе його в стан видачі інформації, що забезпечить видачу адреси 4-го стовпця на перший адресний вихід 45 блоку керування 3. При отримані 20-го такту на четвертому розряді інформаційного виходу першого регістра 65 з'явиться логічна "1", яка поступає на п'ятий вихід керування 43 та на перший розряд інформаційного входу та перший інверсний вхід високоімпендансного стану др угого регістра 79, він переводиться в стан видачі інформації, що забезпечить видачу адреси 2-го стовпця на перший адресний вихід 45 блоку керування 3. При отримані 21-го такту на п'ятому розряді інформаційного виходу першого регістра 65 з'явиться логічна "1", яка поступає на шостий вихід керування 44 та на другий інверсний вхід високоімпендансного стану другого регістра 79, він переводиться в стан видачі інформації, що забезпечить видачу адреси 1-го стовпця на перший адресний вихід 45 блоку керування 3. При отримані 22-го такту логічна "1" з двадцять другого ви ходу де шифратора 64 поступить на лічильний вхід п'ятого лічильника 69 і збільшить його на одиницю, що сформує адресу наступного рядка. Ця адреса поступає на інформаційні входи восьмого та дев'ятого регістрів 85,86. Так як восьмий регістр 85 знаходиться в стані видачі інформації, а видача інформації у дев'ятого регістра 85 заборонена, то з інформаційного виходу восьмого регістра 85 адреса рядка надійде до третього адресного виходу 47 пристрою. Логічна "1" з 22-го виходу де шифратора через другий елемент АБО 63 скидає з першого по четвертий лічильники 61, 65-67 і записує початкові значення до сьомого, восьмого та дев'ятого лічильників 71-73. За рахунок цього з п'ятого виходу першого лічильника 61 лог. "0" надійде на перший вхід першого елемента АБО 62, що встановить на виході готовності 35 блоку керування 3 лог. "0" і дозволить пристрою отримувати відліки наступного вектора. Описані процеси повторюються для наступних 22 тактів синхронізації (обробка наступного вхідного вектора з 16 відліків). Після обробки всіх 16 ви хідних векторів (при отримані 352-го такту) на п'ятому ви ході п'ятого лічильника 69 з'являється лог. "1", яка змінює стан тригера 74 на протилежний (на прямому ви ході лог. "1", на інверсному лог. "0"). Пристрій переводиться в другий режим роботи, при цьому логічна "1" з прямого виходу тригера 74 надходить на входи високоімпендансного стану шостого та восьмого регістрів 83, 85 і переводить їх у високоімпендансний стан, на перший вихід керування 36, а також через другий вхід першого елемента АБО 62 на вихід готовності 35 блоку керування 3. Логічний "0" з інверсного виходу тригера 74 переводить сьомий, дев'ятий, десятий та одинадцятий регістри 83, 85-87 у режим видачі інформації. Завдяки цьому сформовані адреси стовпців у регістрах з другого по п'ятий 79-82 видаються на другий адресний вихід 46 блоку керування 3, адреси рядків, що формуються п'ятим лічильником 69 видаються через дев'ятий регістр 86 на четвертий адресний вихід 48 блоку керування 3. Шостий лічильник 70 підраховує вхідні такти і формує адреси рядків для зчитування інформації з першого блоку пам'яті 11. При цьому сформована адреса рядка через відкритий десятий регістр 87 надходить до третього адресного виходу 47 блоку керування 3. Крім цього, кожним 22 тактом (логічна "1" подана з 22-го виходу дешифратора 63 на вхід запису початкового значення шостого лічильника 70) до шостого лічильника 70 записується вихідне значення "15" - підготовка до зчитування наступного стовпця, й наступного такту на виході шостого лічильника 70 буде нульове значення-адреса першого рядка наступного стовпця. Десятий лічильник 75 підраховує імпульси, що з'являються на 22-му ви ході дешифратора і формує адреси стовпців для зчитування інформації з першого блоку пам'яті 11. Сформована адреса стовпця через відкритий одинадцятий регістр 88 надходить до першого адресного виходу 45 блока керування 3. Після закінчення обробки останнього 16-го стовпця (отримання 704-го такту) на п'ятому виході десятого лічильника з'являється логічна "1", яка поступає на вихід закінчення обчислення 48 блоку керування 3. З надходженням першого відліку на вхід відліків 20 і його тактового імпульсу на вхід синхронізації 22, останній поступає на вхід першого тригера 2 та на вхід синхронізації 34 блоку керування 3. Тактовий імпульс міняє стан перший тригера 2 на протилежний, завдяки чого на його прямому виході формується логічний рівень "1", на інверсному-логічний рівень "0". З прямого виходу першого тригера логічна 1 поступає через перший керуючий вхід 27 першого обчислювального блока 4 на керуючий вхід першого регістра 52 обчислювального блоку 4 й дає дозвіл на запис інформації (відліку), що надійшла на інформаційний вхід 26. З надходженням другого відліку його тактовий імпульс міняє стан першого тригера 2 на протилежний-на прямому виході логічний "0", який через перший вхід керування 27 першого обчислювального блока 4 забороняє запис до першого регістра 52 першого обчислювального блока 4, на інверсному виході першого тригера 2 логічна "1", яка надходить на вхід другого тригера 5, змінюючи його стан, на вхід високоімпендансного стану першого регістра 8, переводячи його у високоімпендансний стан, й через другий вхід керування 28 першого обчислювального блока 4 на керуючі входи другого та третього регістрів 53, 54 першого обчислювального блока 4 та дозволяє запис інформації до цих регістрів. В результаті цього другий відлік з інформаційного входу 26 першого обчислювального блоку 4 записується до другого регістр у 53. Далі розглянемо роботу з першого по четвертий обчислювальних блоків 4, 6, 12, 16 на прикладі роботи першого обчислювального блока 4. Відлік з прямого інформаційного виходу першого регістра 52 надходить на перший інформаційний вхід першого і другого суматорів 55, 56, відлік з прямого інформаційного виходу другого регістра 53 надходить на другий інформаційний вхід першого суматора 55, в результаті цього на інформаційному виході першого суматора 55 формується сума відліків, що надійшли. Ця сума надходить на перший інформаційний вихід 30 першого обчислювального блоку. В цей же час інверсне значення двійкового коду числа, записаного в другий регістр 53 з його інверсного інформаційного виходу надходить на другий інформаційний вхід другого суматора 56. В результаті сумування на другому суматорі 56 інверсного значення, яке надійшло по другому інформаційному входу й одиниці з входу запозичення формується додатковий код числа, яке міститься в другому регістрі 53 першого обчислювального блоку. Одночасно в цьому ж суматорі 56 відбувається сумування сформованого додаткового коду відліку, з відліком, яке міститься в першому регістрі 52 першого обчислювального блока. В результаті на інформаційному виході другого суматора 56 формується різниця даних, які надійшли в перший обчислювальний блок. При цьому можливо два випадки:1) Число на першому інформаційному вході друго го суматора 56 більше числа, яке надійшло на його другий інформаційний вхід. У цьому випадку результатом віднімання буде позитивне число, додатковий код якого збігається з прямим кодом, тому виконувати перетворення з додаткового коду в прямий немає необхідності. Ознакою такого випадку є одиничний логічний рівень на виході переносу другого суматора 56, який встановлює тригер 57 в одиничний стан, в результаті цього одиничний логічний рівень через прямий вихід тригера 57 надходить на керуючий вхід блоку ключів 58 і відкриває їх, на інверсному ви ході тригера 57 формується рівень логічного нуля, який надходить на керуючий вхід блоку ключів 59, вхід запозичення третього суматора 60 і знаковий вихід 32 обчислювального блоку. Логічний нуль на керуючому вході блоку ключів 59 закриває всі ключі. У цей же час результат операції віднімання з інформаційного виходу др угого суматора 56 надходить на інформаційний вхід третього регістра 54, а так як на його керуючому вході логічна одиниця, то значення транзитом проходить на його прямий І інверсний інформаційні виходи. Так як блок ключів 59 закритий, а блок ключів 58 відкритий, то отримане число з прямого інформаційного виходу третього регістра 54 через блок ключів 58 надходить на перший інформаційний вхід третього суматора 60 і без змін проходить на його інформаційний вихід, так як на інших входа х третього суматора 60 нульові значення. З інформаційного виходу третього суматора 60 значення різниці надходить на другий інформаційний вихід 31 обчислювального блоку. 2) Число на першому інформаційному вході другого суматора 56 менше числа, яке надійшло на його другий інформаційний вхід. У цьому випадку результатом операції віднімання буде від'ємне число, тому необхідно виконати перетворення результату операції віднімання з додаткового коду в прямій. Ознакою такого випадку є нульовий логічний рівень на виході переносу другого суматора 56, який встановлює тригер 57 у нульовий стан, в результаті цього нульовий логічний рівень через прямий вихід тригера 57 надходить на керуючий вхід блоку ключів 58 і закриває їх, на інверсному виході тригера 57 формується рівень логічної одиниці, який надходить на керуючий вхід блоку ключів 59, вхід запозичення третього суматора 60 і знаковий вихід 32 обчислювального блоку. Логічна одиниця на керуючому вході блоку ключів 59 відкриває всі ключі. У цей же час результат операції віднімання з інформаційного виходу др угого суматора 56 надходить на інформаційний вхід третього регістра 54, а так як на його керуючому вході логічна одиниця, то число транзитом проходить на прямий та інверсний інформаційні виходи регістра Так як блок ключів 58 закритий, а блок ключів 59 відкритий, то інверсний код числа з інверсного інформаційного виходу третього регістра 54 через блок ключів 59 надходить на другий інформаційний вхід третього суматора 60, в якого на першому інформаційному вході встановлене нульове значення, а на вході запозичення встановлена логічна одиниця з інверсного виходу тригера 57. В результаті сумування інверсного коду на другому інформаційному вході з одиницею на вході запозичення на інформаційному виході третього суматора 60 отримаємо прямий двійковий код результату операції віднімання без знакового розряду (модуль числа). Знак числа знімається зі знакового виходу 32 обчислювального блоку (у даному випадку встановлена логічна одиниця, яка ідентифікує від'ємне значення). З інформаційного виходу третього суматора 60 число надходить на другий інформаційний вихід 31 обчислювального блоку. Отримана сума з першого інформаційного виходу 30 першого обчислювального блока 4 надходить на інформаційний вхід 26 другого обчислювального блоку 6, а так як на його першому керуючому вході 27 логічна "1" з прямого виходу другого тригера 5, то вказана сума запишеться до першого регістра 52 другого обчислювального блока 6. В цей же час результат операції віднімання з другого інформаційного виходу 31 першого обчислювального блоку 4 поступає на перший інформаційний вхід першого суматора 7, а старші N-1 розряди (N-розрядність відліків) цього ж інформаційного виходу 31 першого обчислювального блока 4 поступають на відповідні молодші N-1 розряди другого інформаційного входу першого суматора 7 (зсув вправо на 1 розряди-цілочислове ділення числа на 2). В результаті виконання додавання на першому суматорі 7 буде виконано цілочислове множення на коефіцієнт 2 . Так як з другого ви ходу керування 40 блоку керування 3 на вхід управління записом першого регістра 8 надійшов логічний "0" й дозволив запис до першого регістра 8, то старші N-3 розряди інформаційного виходу першого суматора 7 поступають на відповідні молодші N-3 розряди (зсув вправо на 3 розряди-цілочислове ділення на 8) інформаційного входу першого регістра 8, знак результату операції віднімання зі знакового виходу 32 першого обчислювального блока 4 поступає на найстарший розряд інформаційного входу першого регістра 8 (до першого регістра 8 записаний коефіцієнт Хаара Y(8)). Інформаційний вихід першого регістра 8 знаходиться у високоімпендансному стані завдяки логічній "1" на вході високоімпендансного стану, тому інформація, що записана до першого регістра 8 не проходить на його інформаційний вихід. При надходженні третього тактового імпульсу на вхід синхронізації 22 і третього відліку на інформаційний вхід 26 першого обчислювального блоку 4, перший тригер 2 міняє свій стан на протилежний (на прямому виході першого тригера логічна одиниця, на інверсному ви ході-логічний "0"). Логічна "1" на прямому ви ході першого тригера 2 дозволяє запис відліку з інформаційного входу 26 першого обчислювального блоку 4 до першого регістру 52 першого блоку обчислення та поступає на перший вхід керування 37 блоку керування. Логічний "0" на інверсному ви ході першого тригера 2 забороняє запис інформації до першого регістра 8. Завдяки логічній "1" на першому вході керування 37 блока керування 3 на другому виході керування 40 блоку керування 3 встановлюється рівень логічної "1", який переводить перший регістр 8 з високоімпендансного стану в стан зчитування інформації. В той же час на першому адресному виході 45 формується адреса дев'ятого стовпця, яка подається на перший адресний вхід першого блоку пам'яті 11, на третьому адресному виході 47 блоку керування встановлена адреса поточного рядка (першого), яка подається на другий адресний вхід першого блоку пам'яті 11. Зміст першого регістру 8 записується до комірки пам'яті першого блоку пам'яті 11, адреса якої встановлена на першому та другому адресних входах першого блока пам'яті. При надходженні четвертого тактового імпульсу на вхід синхронізації 22 і четвертого відліку на інформаційний вхід 26 першого обчислювального блоку 4, перший тригер 2 міняє свій стан на протилежний (прямий вихід - "0", інверсний вихід - "1"). Логічна "1" з інверсного виходу першого тригера 2 міняє стан другого тригера 5 на протилежний (прямий вихід - "0", інверсний вихід - "1") й через другий вхід керування 28 першого обчислювального блока 4 дозволяє запис четвертого відліку до другого регістру 53 першого обчислювального блока 4. В першому обчислювальному блоці 4 виконуються операції додавання/віднімання, в результаті яких з першого інформаційного виходу 30 першого обчислювального блоку 4 знімається сума вхідних відліків, яка поступає на інформаційний вхід 26 другого обчислювального блока 6, в цей же час до першого регістра 8 запишеться сформований коефіцієнт Хаара Y(9). В цей же час логічна одиниця з інверсного виходу другого тригера 5 через другий вхід керування 28 другого обчислювального блока 6 дозволяє запис суми, яка надійшла на інформаційний вхід 26 другого обчислювального блока 6, до другого регістра 53 другого обчислювального блока 6. В другому обчислювальному блоці 8 виконуються операції додавання/віднімання, в результаті яких з першого інформаційного виходу 30 другого обчислювального блоку 6 знімається сума вхідних чисел, яка поступає на інформаційний вхід 26 третього обчислювального блока 12. З другого інформаційного виходу 31 старші Ν-3 розряди поступають на відповідні молодші Ν-3 розряди інформаційного входу другого регістра 9, знак результату операції віднімання зі знакового виходу 32 другого обчислювального блока 6 поступає на найстарший розряд інформаційного входу другого регістра 9 (до регістра записується коефіцієнт Хаара Υ(4)). Завдяки логічній "1" на інверсному виході другого тригера 5 другий регістр 9 знаходиться у високоімпендансному стані, а третій тригер 10 змінює свій стан на протилежний (прямий вихід"1", інверсний - "0"), що дозволяє запис числа з інформаційного входу 26 третього обчислювального блока 12 до свого першого регістра 52. При надходженні п'ятого тактового імпульсу і п'ятого відліку повторюються процеси, описані для третього тактового імпульсу, а запис змісту першого регістра 8 виконується до наступної комірки пам'яті (десятої) поточного рядку першого блока пам'яті 11. При надходженні шостого тактового імпульсу і відповідно шостого відліку процеси для першого обчислювального блоку 4, першого 2 та другого 5 тригерів, першого суматора 7, першого регістра 8 такі ж самі, як і при надходженні другого відліку (до першого регістра 8 записується отриманий коефіцієнт Хаара Y(10)). Завдяки логічній "1" на прямому ви ході другого тригера 5 й відповідно на першому вході керування 27 другого обчислювального блока 6 дозволяється запис інформації з інформаційного входу 26 другого обчислювального блока 6 до його першого регістра 52. Логічний "0" на інверсному виході другого тригера 5 забороняє запис інформації до другого регістра 9. Завдяки логічній "1" на другому вході керування 38 блока керування 3 на третьому виході керування 41 блоку керування 3 встановлюється рівень логічної "1", який переводить другий регістр 9 з високоімпендансного стану в стан зчитування інформації. В той же час на першому адресному виході 45 формується адреса п'ятого стовпця, яка подається на перший адресний вхід першого блоку пам'яті 11, на третьому адресному виході 47 блоку керування встановлена адреса поточного рядка, яка подається на другий адресний вхід першого блоку пам'яті 11. Зміст другого регістру 9 записується до комірки пам'яті першого блоку пам'яті 11, адреса якої встановлена на першому та др угому адресних входах першого блока пам'яті. При надходженні сьомого тактового імпульсу і сьомого відліку повторюються процеси, описані для третього та п'ятого тактових імпульсів, а запис змісту першого регістра 8 виконується до одинадцятої комірки пам'яті поточного рядку першого блока пам'яті 11. При надходженні восьмого тактового імпульсу і відповідно восьмого відліку процеси для першого та другого обчислювальних блоків 4, 6, першого, другого та третього тригерів 2, 5,10, першого суматора 7, першого та другого регістрів 8, 9 такі ж самі, як і при надходженні четвертого відліку (до першого регістра 8 записується отриманий коефіцієнт Хаара Y(ll), до другого регістра 9 записується отриманий коефіцієнт Хаара Υ(5)). Завдяки логічній "1" на інверсному ви ході третього тригера 10 й відповідно на другому вході керування 27 третього обчислювального блока 12 дозволяється запис інформації з інформаційного входу 26 третього обчислювального блока 12 до його другого регістра 53. Також четвертий тригер 13 змінює свій стан на протилежний (прямий вихід - "1", інверсний - "0"). В третьому обчислювальному блоці 12 виконуються операції додавання/віднімання, в результаті яких з першого інформаційного виходу 30 третього обчислювального блоку 12 знімається сума вхідних чисел, яка поступає на інформаційний вхід 26 четвертого обчислювального блока 16 й записується до його першого регістра 52 завдяки логічній "1" на першому вході керування 27 четвертого обчислювального блока 16 (з прямого виходу четвертого тригера 13). Результат операції віднімання з другого інформаційного виходу 31 третього обчислювального блоку 12 поступає на перший інформаційний вхід другого суматора 14, а старші Ν-1 розряди цього ж інформаційного виходу 31 третього обчислювального блока 12 поступають на відповідні молодші Ν-1 розряди другого інформаційного входу другого суматора 14. В результаті виконання додавання на другому суматорі 14 буде виконано цілочислове множення на коефіцієнт 2 . Так як з четвертого виходу керування 42 блоку керування 3 на вхід управління записом третього регістра 17 надійшов логічний "0" й дозволив запис інформації до нього, то старші Ν-3 розряди інформаційного виходу другого суматора 14 поступають на відповідні молодші Ν-3 розряди (зсув вправо на 3 розряди-цілочислове ділення на 8) інформаційного входу третього регістра 17, знак результату операції віднімання зі знакового виходу 32 третього обчислювального блока 12 поступає на найстарший розряд інформаційного входу третього регістра 17 (до третього регістра 8 записаний коефіцієнт Хаара Y(2)). Інформаційний вихід третього регістра 17 знаходиться у високоімпендансному стані завдяки логічній "1" на вході високоімпендансного стану, тому інформація, що записана до третього регістра 17 не проходить на його інформаційний вихід. Для відліків і синхроімпульсів з дев'ятого по шістнадцятий робота пристрою аналогічна як і для попередніх відліків та синхроімпульсів. При надходженні дев'ятого, одинадцятого, тринадцятого та п'ятнадцятого тактових імпульсів і відповідних відліків повторюються процеси, описані для попередніх непарних тактових імпульсів, а запис змісту першого регістра 8 виконується до дванадцятої, тринадцятої, чотирнадцятої та п'ятнадцятої комірок пам'яті відповідно, поточного рядку першого блока пам'яті 11. При надходженні десятого відліку та синхроімпульсу до першого регістра 8 записується коефіцієнт Хаара Υ(12), зміст другого регістру 9 записується до шостої комірки пам'яті поточного рядка першого блоку пам'яті 11. При надходженні дванадцятого відліку та синхроімпульсу до першого регістра 8 записується коефіцієнт Хаара Y(13), до др угого регістра 9 записується коефіцієнт Хаара Υ(6), зміст третього регістру 17 записується до третьої комірки пам'яті поточного рядка першого блоку пам'яті 11. При надходженні чотирнадцятого відліку та синхроімпульсу отримуємо коефіцієнт Хаара Υ(14), зміст другого регістр у 9 записується до сьомої комірки пам'яті поточного рядка першого блоку пам'яті 11. При надходженні шістнадцятого відліку та синхроімпульсу, відлік записується до другого регістру 53 першого обчислювального блока 4, сформована сума з першого інформаційного виходу 30 першого обчислювального блоку 4 записується до другого регістру 53 другого обчислювального блока 6, а на інформаційному виході першого суматора 7 (старші N-3 розряди) разом із знаковим виходом 32 першого обчислювального блока 4 отримуємо коефіцієнти Хаара Y(15), який записується до першого регістра 8, в цей же час сформована сума з першого інформаційного виходу 30 другого обчислювального блока 6 записується до другого регістра 53 третього обчислювального блока 12, а на другому інформаційному виході 31 (старші Ν3 розряди) другого обчислювального блоку 6 разом з його знаковим виходом 31 формується коефіцієнт Хаара Υ(7), який записується до другого регістра 9, в цей же час сформована сума з першого інформаційного виходу 30 третього обчислювального блока 12 записується до другого регістра 53 четвертого обчислювального блока 16, а на інформаційному виході другого суматора 14 (старші Ν-4 розряди) разом із знаковим виходом 32 третього обчислювального блока 12 (найстарший розряд) формується коефіцієнт Хаара Υ(3), який записується до третього регістра 17, в цей же час з першого інформаційного виходу 30 четвертого обчислювального блока 16 (старші Ν-4 розряди) зчитується коефіцієнт Хаара Υ(0), який записується до п'ятого регістра 19, з другого інформаційного виходу 31 (старші Ν-4 розряди) та з знакового виходу 32 (знак числа, який записується до найстаршого розряду четвертого регістра 18) четвертого обчислювального блока 16 зчитується коефіцієнт Хаара Y(1), який записується до четвертого регістра 18. Блок керування 3 виставляє на виході гото вності 35 і відповідно на виході готовності пристрою 23 логічну "1", що забороняє надходження наступних відліків. Далі за п'ять наступних тактів виконується запис змісту з першого по п'ятий регістрів 8,9,17, 18 та 19 до першого блоку пам'яті 11, причому інформація з першого регістру 8 записується до шістнадцятої комірки поточного рядку, з другого регістру 9 - до восьмої комірки поточного рядку, з третього регістру 17-до четвертої комірки поточного рядку, з четвертого регістру 18-до другої комірки поточного рядку, з п'ятого регістру 19-до першої комірки поточного рядку. Двадцять першим тактовим синхроімпульсом блок керування 3 встановлюється в початковий стан. При цьому встановлюється логічний "0" на виході готовності 35 і відповідно на виході готовності пристрою 23, що дозволяє надходження наступного вектора з 16 відліків на вхід пристрою 20, на третьому адресному виході 47 встановлюється адреса наступного рядка блоку пам'яті 11. Описана вище процедура повторюється для всіх 16 векторів по 16 відліків, в результаті чого в першому блоці пам'яті 11 міститься проміжна матриця. По закінченню всіх процесів підчас обробки останнього 16 вектора з 16 відліків (на 21 такті обробки цього вектора) блок керування 3 переводить пристрій в режим роботи 2. При цьому мультиплексор комутується для передачі інформації від першого блоку пам'яті завдяки логічної "1" на його вході керування, що надійшла з першого виходу керування 36 блоку керування 3, перший блок пам'яті 11 переводиться в режим зчитування інформації завдяки встановленню логічної "1" на другому вході керування і логічного "0" на першому вході керування, що надійшли відповідно з першого і другого виходів керування пам'яттю 50, 51 блоку керування 3, другий блок пам'яті 15 переводиться в режим запису інформації завдяки логічній "1" на його керуючому вході, що надійшла з першого виходу керування пам'яттю 50 блоку керування 3. Під час роботи пристрою в режимі 2 він продовжує тактува тися по входу тактової синхронізації 22. З кожним тактом синхронізації з першого блоку пам'яті 11 послідовно по стовпцях зчитуються вектори проміжних даних по 16 елементів. Кожний з елементів вектора проміжних даних (відповідного стовпця першого блоку пам'яті) послідовно друг за другом поступають на другий інформаційний вхід мультиплексора 1, а звідти на інформаційний вхід 26 першого обчислювального блока 4. Обробка векторів проміжних результатів (стовпців першого блоку пам'яті) виконується аналогічно, як і в режимі 1 оброблялися вихідні вектори з 16 відліків за винятком того, що запис результатів обробки виконується до другого блоку пам'яті 15. По закінченню обробки останнього (16) вектора проміжних результатів (16 стовпця першого блоку пам'яті 11) отримаємо записану до другого блоку пам'яті 15 двовимірну матрицю коефіцієнтів перетворення Хаара (трансформанту). Ознакою цього є логічна "1" на виході закінчення обчислення блоку керування 3 і відповідно на виході закінчення обчислення пристрою 24. Джерела інформації. 1. Авторское свидетельство СССР №1061151, 1982, БИ. №46. 2. Авторское свидетельство СССР №1343423,1987, БИ. №37. 3. Ахмед Η., Рао К.Р. Ортогональные преобразования при обработке цифровых сигналов: Пер. с англ./Под ред. И.Б. Фоменко. - М: Связь, 1980. - С.148-149.