Аналізатор реалізовності процесу

Аналізатор реалізовності процесу, що містить керуючий вхід, генератор, елемент «І», двійковий лічильник, блок пам'яті, тригер, дешифратор, регістр, шину результату, причому вихід генератора з'єднаний з першим входом першого елемента «І», керуючий вхід з'єднаний з одиничним входом тригера, вихід тригера з'єднаний із другим входом першого елемента «І», вихід якого з'єднаний з рахунковим входом двійкового лічильника, виходи двійкового лічильника з'єднані з входами першого блока пам'яті, який відрізняється тим, що має три шини даних, другий елемент «І», другий блок пам'яті, арифметичний пристрій, три схеми порівняння, причому виходи двійкового лічильника з'єднані з входами другого блока пам'яті, входами дешифратора, і першою групою входів першої схеми порівняння, перша шина даних з'єднана з другою групою входів першої схеми порівняння, вихід якої з'єднаний з нульовим входом тригера, виходи дешифратора з'єднані з входами регістра, виходи якого з'єднані із шиною результату, виходи першого блока пам'яті з'єднані з першою групою входів арифметичного пристрою, виходи якого з'єднані з першою групою входів третьої схеми порівняння, виходи другого блока пам'яті з'єднані з першою групою входів другої схеми порівняння, друга шина даних з'єднана з другою групою входів другої схеми порівняння і з другою групою входів арифметичного пристрою, третя шина даних з'єднана з другою групою третьої схеми порівняння, виходи другої і третьої схем порівняння з'єднані з входами другого елемента «І», вихід якого з'єднаний з керуючим входом регістра Винахід відноситься до автоматики та обчислювальної техніки, призначений для аналізу реалізованості процесів і може бути використаний в спеціалізованих обчислювальних пристроях автоматизованих систем керування технологічними процесами і систем автоматизованого проектування, для апаратного рішення задач теорії розкладів Відомий пристрій для рішення логічних рівнянь (ас СРСР №1411768, кл G06F15/20, опубл 23 07 88р), що містить лічильник, елемент І, перший і другий елементи НІ, тригер, операційний блок, блок порівняння, п груп по m елементів І, кожна, блок пам'яті, причому з другого по (п+1)-й інформаційні виходи лічильника підключені ВІДПОВІДНО до адресних входів з першого по n-й блоку пам'яті, вхід читання якого підключений до тактового входу пристрою, і-й вихід блоку пам'яті підключений до і-му виходу результату рішення пристрою і до других входів m елементів і-й групи Недоліком відомого пристрою є обмежені функціональні можливості Відомий пристрій для логічної обробки інформації, що містить ВХІДНІ ШИНИ коефіцієнтів рівняння, вхідну шину правої частини рівняння, шина результату, двійковий лічильник, групи з першою по n-ную елементів І, операційний пристрій, блок порівняння, тригер, два елементи НІ, два індикатори, генератор імпульсів, два елементи І, суматори по модулю 2, виходи операційного пристрою, елементи Рівнозначність (а с СРСР №1262519, кл O06F15/20, 1985р) Недоліком відомого пристрою є обмежені функціональні МОЖЛИВОСТІ Найбільш близьким по технічній суті і результату, що досягається є пристрій для моделювання процесу передачі Інформації (патент України №23270 А, кл G06F15/20, опубл 31 08 98, бюл № 4), що містить керуючий вхід, генератор, елемент «І» , двійковий лічильник, блок пам'яті, тригер, дешифратор, регістр, шину результату, причому вихід генератора з'єднаний з першим входом першого елемента «І», керуючий вхід з'єднаний з одиничним входом тригера, вихід тригера з'єднаний із другим входом першого елемента «І», вихід 1 (О (О 62167 вхід 1 з'єднаний з одиничним входом тригера 5, якого з єднаний з рахунковим входом двійкового вихід тригера 5 з'єднаний із другим входом першолічильника, виходи двійкового лічильника з'єднані го елемента «І», вихід якого з'єднаний з рахункос входами першого блоку пам'яті вим входом двійкового лічильника 4, виходи двійНедоліком відомого пристрою є обмежені функового лічильника 4 з'єднані з входами першого кціональні можливості, бо не дозволяє аналізувати блоку пам'яті, виходи двійкового лічильника 4 з'єдреалізованість процесу нані з входами другого блоку пам'яті 7, входами В основу винаходу поставлено задачу створидешифратора 13, і першою групою входів першої ти аналізатор реалізованості процесу шляхом схеми порівняння 8, перша шина даних 15 з'єднавведення нового складу елементів, та нової органа з другою групою входів першої схеми порівняннізації взаємозв'язків між ними, забезпечити ширші ня 8, вихід якої з'єднаний з нульовим входом трифункціональні можливості при використанні винагера 5, виходи дешифратора 13 з'єднані з входами ходу, а саме - спроможність аналізувати реалізорегістра 12, виходи якого з'єднані із шиною реваність процесів зультату 12, виходи першого блоку пам'яті 6 з'єдПоставлене завдання вирішується тим, що нані з першою групою входів арифметичного прианалізатор реалізованості процесу, що містить строю 11, виходи якого з'єднані з першою групою керуючий вхід, генератор, елемент «І», двійковий входів третьої схеми порівняння 10, виходи друголічильник, блок пам'яті, тригер, дешифратор, рего блоку пам'яті 7 з'єднані з першою групою входів гістр, шину результату, причому вихід генератора другої схеми порівняння 9, друга шина даних 16 з'єднаний з першим входом першого елемента «І», з'єднана з другою групою входів другої схеми порікеруючий вхід з'єднаний з одиничним входом тривняння 9 І з другою групою входів арифметичного гера, вихід тригера з'єднаний із другим входом пристрою 11 і, третя шина даних 17 з'єднана з друпершого елемента «Т», вихід якого з'єднаний з гою групою третьої схеми порівняння 10, виходи рахунковим входом двійкового лічильника, виходи другої і третьої схем порівняння 9 і 10 з'єднані з двійкового лічильника з'єднані з входами першого входами другого елемента «І» 14, вихід якого з'єдблоку пам'яті, згідно з винаходом має у своєму наний з керуючим входом регістра 12 складі три шини даних, другий елемент «І», другий блок пам'яті, арифметичний пристрій, три схеми Пристрій працює в такий спосіб У вихідному порівняння, причому виходи двійкового лічильника стані двійковий лічильник 3, тригер 5, регістр 12 з'єднані з входами другого блоку пам'яті, входами знаходяться в нульовому стані У блоках пам'яті 6 і дешифратора, і першою групою входів першої 7 по адресах з першої по К-ту записана інформасхеми порівняння, перша шина даних з'єднана з ція про простій ВІДПОВІДНОГО устаткування (Тк і Тн) другою групою входів першої схеми порівняння, На першу шину 15 подається двійковий код числа вихід якої з'єднаний з нульовим входом тригера, К На шини даних 16 і 17 подається інформація виходи дешифратора з'єднані з входами регістра, про аналізуємий процес можливий час початку виходи якого з'єднані із шиною результату, виходи виконання процесу Тв (шина даних 16) і тривалість першого блоку пам'яті з'єднані з першою групою процесу Д (шина даних 17) На керуючий вхід 1 входів арифметичного пристрою, виходи якого подається одиничний імпульс для запуску приз'єднані з першою групою входів третьої схеми строю При цьому7 тригер 5 переводиться в стан порівняння, виходи другого блоку пам'яті з'єднані з «І» і відкриває елемент «І» 3 Імпульси з виходу першою групою входів другої схеми порівняння, генератора проходять на рахунковий вхід двійкодруга шина даних з'єднана з другою групою входів вого лічильника 4, послідовно змінюючи його стан другої схеми порівняння і з другою групою входів Для кожного стану (яке є адресою устаткування) арифметичного пристрою, третя шина даних з'єдвідбувається зчитування з блоків пам'яті 6 і 7 ВІДнана з другою групою третьої схеми порівняння, ПОВІДНО значень Тн і Тк Арифметичний пристрій виходи другої і третьої схем порівняння і з'єднані з 11 визначає тривалість простою устаткування входами другого елемента «І», вихід якого з'єднаДп=Тк-Тв Схеми порівняння 9 і 10 перевіряють ний з керуючим входом регістра виконання умов Тв£Тн і Дп£Д Якщо умови виконуються, то на виході елемента «І» 14 формується Заявлений аналізатор реалізованості процесу сигнал «І», що відкриває регістр 12 для запису має новий склад елементів, та нову організацію одиничних значень на виходах дешифратора 13 взаємозв'язків між ними, тобто містить нову сукупРегістр 12 реалізований на RS тригерах із синхроність ознак, які забезпечують нові технічні властинізацією, причому виходи дешифратора 13 з'єднавості винаходу Технічний результат, як наслідок ні з S входами ВІДПОВІДНИХ тригерів, що входять до цих властивостей - розширені функціональні можскладу регістра 12 Зазначений процес повторюливості На фіг 1 представлена функціональна ється для всіх адрес устаткування По закінченні схема аналізатора реалізованості процесу Припроцесу аналізу схема порівняння 8 формує одистрій містить керуючий вхід 1, генератор 2, еленичний сигнал, що переводить тригер 5 у стан «0» мент «І» 3, двійковий лічильник 4, тригер 5, блоки і робота пристрою зупиняється У регістрі 12 зберіпам'яті 6 та 7, схеми порівняння 8,9,10, арифметигається інформація про устаткування на яким мочний пристрій 11, регістр 12, дешифратор 13, ележна реалізувати аналізований процес (у відповідмент "І" 14, шини даних 15, 16, 17, шину результаному розряді регістра значення «1») та 18, причому вихід генератора 2 з'єднаний з першим входом першого елемента «І», керуючий 62167 Комп'ютерна верстка М Клюкш Підписне Тираж39 прим Міністерство освіти і науки України Державний департамент інтелектуальної власності, Львівська площа, 8, м Київ, МСП, 04655, Україна ДП "Український інститут промислової власності", вул Сім'ї Хохлових, 15, м Київ, 04119