Формувач адресних сигналів для буферної пам’яті

Изобретение относится к области вычислительной техники и может быть использовано в качестве формирователя адреса буферного запоминающего устройства для последовательной адресации ячеек накопителя. Известно буферное запоминающее устройство, содержащее накопитель, адресный блок, блок управления, в которое, с целью повышения быстродействия устройства, введен коммутатор, первый и второй входы которого соединены соответственно с вторым и третьим выходами адресного блока, а первый и второй выходы – с вторым и третьим входами блока управления. За счет этого в устройстве одновременно выполняются операции записи по 1-му адресу и чтения по m-му адресу, что позволяет увеличить быстродействие вычислительных машин и систем [1]. Известно буферное запоминающее устройство, содержащее накопитель, блок элементов И, мультиплексор, счетчик адресов записи, счетчик адресов чтения, регистр, счетчик объема памяти, блок анализа загрузки памяти, первый элемент И, второй элемент И, в которое введен блок формирования сигналов чтения с соответствующими связями, что позволяет расширить область применения устройства за счет управления скоростью считывания данных из накопителя [2]. Известно устройство формирования адреса, содержащее блок счетчика, причем первая группа входов блока счетчика является первой группой информационных входов устройства, второй вход блока счетчика является входом предварительной записи устройства, третий вход блока счетчика является входом установки "0" устройства, четвертый вход блока счетчика является входом прямого счета устройства, пятый вход блока счетчика является входом обратного счета устройства, первая группа выходов блока счетчика является первой группой информационных выходов устройства, второй выход блока счетчика является выходом прямого переноса устройства, третий выход блока счетчика является выходом обратного переноса устройства [3]. Данный аналог выбран в качестве прототипа как имеющий наибольшее число совпадающих признаков с предлагаемым устройством. Недостатком прототипа, как и приведенных выше аналогов, является его низкое быстродействие, т.к. в устройстве формирования адреса, использующего стандартные счетчики, период следования синхроимпульсов определяется суммой длительности задержки сигнала при счете (tсч.) и времени удержания адреса ячейки накопителя ( tадр.): Т = tсч. + tадр. (см. фиг. 1, где СИ – импульсы синхронизации, поступающие на один из входов счета устройства, СТ1 – сигналы на выходе устройства). По фронту сигнала СИ происходит переключение счетчика и через время tсч. на выходе устройства формирования адреса появляется выходной сигнал СТ1. Период сигнала СИ равен Т. Однако для многих применений время tсч. составляет недопустимо большую величину в периоде следования синхроимпульсов. Так, при использовании счетчика 555ИЕ7 для формирования адреса для ОЗУ типа 132РУ4А время tсч. = 26 нс, тогда как время tадр. = 33 нс. Отсюда видно, что использование стандартных счетчиков приводит к снижению быстродействия устройства формирования адреса. Задачей данного изобретения является повышение быстродействия прототипа путем заготовки на предыдущем такте следующего требуемого значения адресного сигнала. Для решения поставленной задачи в формирователь адресных сигналов для буферной памяти введены блок второго счетчика, блок инвертора, блок первого элемента задержки, блок второго элемента задержки, блок коммутатора со всеми соответствующими связями. При этом с помощью блока первого счетчика формируются четные адресные сигналы, с помощью блока второго счетчика – нечетные адресные сигналы. Блок коммутатора поочередно подключает выходы блоков счетчиков к выходу устройства. Это позволяет повысить быстродействие формирователя адресных сигналов для буферной памяти по сравнению с прототипом на величину Dt = tсч. – tком., где tком. – время переключения блока коммутатора. В формирователь адресных сигналов для буферной памяти, содержащий блок первого счетчика, причем первая группа входов блока первого счетчика является первой группой информационных входов устройства, второй вход блока первого счетчика является первым входом предварительной записи устройства, третий вход блока первого счетчика является первым входом установки "0" устройства, введены блок второго счетчика, блок инвертора, блок первого элемента задержки, блок второго элемента задержки, блок коммутатора, причем первая группа входов блока второго счетчика является второй группой информационных входов устройства, второй вход блока второго счетчика является вторым входом предварительной записи устройства, третий вход блока второго счетчика является вторым входом установки "0" устройства, входы блоков инвертора, первого и второго элементов задержки соединены со входом синхронизации устройства, выход блока первого элемента задержки соединен со счетным входом блока первого счетчика, выход блока инвертора соединен со счетным входом блока второго счетчика и первым управляющим входом блока коммутатора, выход блока второго элемента задержки соединен со вторым управляющим входом блока коммутатора, первая группа информационных выходов блока первого счетчика соединена с первой группой входов старших информационных разрядов блока коммутатора, на первый вход младшего информационного разряда блока коммутатора подан логический ноль, первая группа информационных выходов блока второго счетчика соединена со второй группой входов старших информационных разрядов блока коммутатора, на второй вход младшего информационного разряда блока коммутатора подана логическая единица, выходы блока коммутатора являются информационными выходами устройства, второй выход блока первого счетчика является первым выходом прямого переноса устройства, третий выход блока первого счетчика является первым выходом обратного переноса устройства, второй выход бло ка второго счетчика является вторым выходом прямого переноса устройства, третий выход блока второго счетчика является вторым выходом обратного переноса устройства. Сущность изобретения поясняется следующими фигурами: фиг. 2 – структурная схема заявляемого устройства; фиг. 3 – функциональная схема блока коммутатора; фиг. 4 – временная диаграмма работы заявляемого устройства. Формирователь адресных сигналов для буферной памяти содержит блок 1 первого счетчика, блок 2 первого элемента задержки, блок 3 второго счетчика, блок 4 инвертора, блок 5 второго элемента задержки, блок 6 коммутатора. Устройство работает следующим образом. В исходном состоянии блок 1 и блок 3 устанавливаются, например, в "ноль" (см. фиг. 2). При подаче на вход синхронизации устройства меандра с периодом 2Т' (где Т' = tком. + +tадр.), по фронту сигнала СИ (см. фиг. 4) переключается блок 1, по фронту сигнала СИ – блок 3. На выходе блока 1 формируется сигнал СТ1, на выходе блока 3 – СТ2. Далее эти сигналы поступают на соответствующие входы блока 6 (см. фиг. 3), который работает следующим образом. При значении сигнала СИ, поступающего на первый управляющий вход, равном лог. 1 (при этом сигнал СИ = лог. 0), к выходам старших информационных разрядов блока 6 подключаются в соответствии со значениями весовых коэффициентов информационные выходы блока 1, к выходу младшего информационного разряда блока 6 подключается лог. 0. В результате формируются четные значения адресных сигналов (для рассматриваемого примера: 0, 2, 4 и т. д.). При значении сигнала СИ, поступающего на второй управляющий вход, равном лог. 1 (при этом сигнал СИ = лог. 0), к выходам старших информационных разрядов блока 6 подключаются в соответствии со значениями весовых коэффициентов информационные выходы блока 3, к выходу младшего информационного разряда блока 6 подключается лог. 1. В результате формируются нечетные значения адресных сигналов (для рассматриваемого примера: 1, 3, 5 и т.д.). Подключение выходов блоков 1 и 3, а также лог. 0 и лог. 1 к выходу устройства производится периодически с частотой f=1/T', поэтому на выход устройства поступает непрерывная последовательность (например 0, 1, 2, 3, ...) значений адресных сигналов (Адр.), период которых равен Т'. Выигрыш в быстродействии составляет: Dt= = T – T' = ( tсч. + tадр.) – ( tком. + tадр.) = tсч. – -tком., т.к. время переключения блока 6 приведенной конструкции значительно меньше времени переключения блоков 1 и 3 (см. Каган Б.М., Каневский М.М. Цифровые вычислительные машины и системы. – М.: Энергия, 1974). Кроме рассмотренного режима работы блоков 1 и 3 (декрементного) возможен и противоположный режим (инкрементный), причем начальное состояние блоков 1 и 3 может быть установлено произвольно параллельной загрузкой. Таким образом, использование формирователей адресных сигналов подобного типа в вычислительных машинах и системах позволяет повысить их быстродействие в целом. Фиг. 1 Фиг. 2 Фиг. 3 Фиг. 4 Тираж 50 екз. Відкрите акціонерне товариство «Патент» Україна, 88000, м. Ужгород, вул. Гагаріна, 101 (03122) 3 – 72 – 89 (03122) 2 – 57 – 03