Цифровий обчислювач для розв’язання систем лінійних алгебраїчних рівнянь великої розмірності

Цифровий обчислювач для розв'язання систем лінійних алгебраїчних рівнянь великої розмірності, що містить блок пам'яті матриці системи з'єднань, блок зберігання правої частини з'єднань, блок пам'яті одиничної матриці з'єднань, блок пам'яті матриці аргументу додаткового поліному з'єднань, блок пам'яті матриці часткової суми з'єднань, входи яких є входами пристрою, а виходи яких відповідно з'єднані з п'ятьма групами входів мультиплексора, перша група виходів якого з'єднана з елементом I1, першою групою входів першого суматора, першою групою входів першого множника, першою групою входів блока віднімання, друга група виходів мультиплексора з'єднана з другою групою входів першого суматора, другою U 2 (19) 1 3 відповідно з третіми і четвертими керуючими входами m других і третього обчислювальних блоків, шостий керуючий вихід блока синхронізації з'єднаний з п'ятими керуючими входами m других обчислювальних блоків, сьомий керуючий вихід блока синхронізації з'єднаний з першими керуючими входами m перших обчислювальних блоків, другі керуючі входи яких з'єднані з восьмим керуючим виходом блока синхронізації та другим керуючим входом блока пам'яті, n-1 інформаційних входів якого з'єднані відповідно з n-1 інформаційними виходами третього обчислювального блока, вхід запуску регістрів якого з'єднаний з виходом запуску регістрів блока синхронізації, причому вихід готовності блока синхронізації є виходом пристрою, вхід вводу кількості стовпців якого є входом блока синхронізації, що містить регістр, шість лічильників, три декодери, дванадцять формувачів, дванадцять елементів АБО, тригер, три демультиплексори, два компаратори, три елементи І, причому перший керуючий вхід першого елемента І з'єднаний з виходом тригера та є першим керуючим входом m других елементів І, керуючі виходи яких з'єднані відповідно з першими керуючими входами m сьомих елементів АБО, другі керуючі входи яких з'єднані з другим керуючим входом п'ятого елементу АБО та керуючим виходом шостого формувача, керуючий вхід якого з'єднаний з керуючим виходом четвертого формувача і другим керуючим входом шостого елемента АБО, перший керуючий вхід якого з'єднаний з керуючим виходом сьомого формувача, з першим керуючим входом восьмого елемента АБО, першим керуючим входом першого елемента АБО та з другим керуючим входом четвертого лічильника, перший керуючий вхід якого з'єднаний з другим керуючим входом першого елемента АБО, з першими керуючими входами четвертого та дев'ятого елементів АБО, з другими керуючими входами третього, восьмого та десятого елементів АБО, з керуючим входом регістра, з першими керуючими входами першого і другого лічильників та є входом запуску блока синхронізації, вхід запуску регістрів якого з'єднаний з m виходами першого демультиплексора (m=2n-1), інформаційний вхід якого з'єднаний з другим інформаційним входом першого компаратора та інформаційним виходом третього лічильника, перший керуючий вхід якого з'єднаний з керуючим виходом першого елемента АБО, перший керуючий вихід блока синхронізації з'єднаний з керуючим виходом тригера та першими керуючими входами m третіх елементів І, керуючі виходи яких з'єднані з першими керуючими входами m других елементів АБО, другі керуючі входи яких з'єднані з керуючим виходом третього формувача і керуючим входом п'ятого формувача, керуючий вихід якого з'єднаний з першим керуючим входом одинадцятого елемента АБО та другим керуючим входом четвертого елемента АБО, керуючий вихід якого є другим керуючим виходом блока синхронізації, третій керуючий вихід якого з'єднаний з керуючим входом четвертого формувача та керуючим виходом першого формувача, керуючий вхід якого з'єднаний з третім керуючим виходом третього демультиплексора та з другим керуючим входом другого лічильника, 51973 4 інформаційний вихід якого з'єднаний з інформаційним входом другого декодера, m вихід якого (m=n-2) з'єднаний з керуючим входом дев'ятого формувача, керуючий вихід якого з'єднаний з першим керуючим входом дванадцятого елемента АБО, другий керуючий вхід якого з'єднаний з першим керуючим входом третього елемента АБО і з керуючим виходом першого елемента І, другий керуючий вхід якого з'єднаний з керуючим виходом десятого формувача та з другим керуючим входом дев'ятого елемента АБО, керуючий вихід якого з'єднаний з першим керуючим входом тригера, другий керуючий вхід якого з'єднаний з керуючим виходом другого формувача та з третім керуючим входом дванадцятого елемента АБО, четвертий керуючий вхід якого з'єднаний з першим керуючим входом п'ятого елемент АБО та керуючим виходом восьмого формувача, керуючий вхід якого з'єднаний з m керуючим виходом (m=n-1) третього декодера, інформаційний вхід якого з'єднаний з інформаційним виходом четвертого лічильника та з першим інформаційним входом першого компаратора, керуючий вхід якого є входом установки компаратора, четвертий керуючий вихід блока синхронізації з'єднаний з керуючим виходом шостого елемента АБО, п'ятий керуючий вихід блока синхронізації з'єднаний з керуючим виходом п'ятого елемента АБО та з другим керуючим входом одинадцятого елемента АБО, третій керуючий вхід якого з'єднаний з входом синхронізації блока синхронізації, шостий керуючий вихід якого з'єднаний з m виходами сьомого елемента АБО, сьомий керуючий вихід блока синхронізації з'єднаний з другим керуючим входом першого лічильника, керуючим входом третього формувача, четвертим керуючим виходом третього демультиплексора, керуючий вхід якого з'єднаний з керуючим виходом одинадцятого елемента АБО, перший керуючий вихід третього демультиплексора з'єднаний з керуючим входом одинадцятого формувача та з керуючим входом другого демультиплексора, керуючі виходи якого з'єднані з другими керуючими входами m других та m третіх елементів І, другий керуючий вихід третього демультиплексора з'єднаний з керуючим входом першого демультиплексора та з керуючим входом дванадцятого формувача, керуючий вихід якого з'єднаний з другим керуючим входом третього лічильника і з першим керуючим входом десятого елемента АБО, третій керуючий вхід якого з'єднаний з керуючим виходом одинадцятого формувача і другим керуючим входом п'ятого лічильника, перший керуючий вхід якого з'єднаний з керуючим виходом третього елемента АБО, керуючі виходи восьмого і дванадцятого елементів АБО з'єднані відповідно з першим і другим керуючими входами шостого лічильника, інформаційний вихід якого з'єднаний з інформаційним входом третього демультиплексора, інформаційний вхід другого демультиплексора з'єднаний з інформаційним виходом п'ятого лічильника та з першим інформаційним входом другого компаратора, керуючий вихід якого з'єднаний з керуючим входом десятого формувача, керуючий вихід першого компаратора з'єднаний з керуючим входом сьомого формувача, перший інформацій 5 ний вхід другого компаратора з'єднаний з інформаційним виходом регістра, інформаційний вхід якого з'єднаний з входом вводу кількості стовпців блока синхронізації, вхід готовності якого з'єднаний з керуючим виходом десятого елемента АБО, восьмий керуючий вхід блока синхронізації з'єднаний з керуючими виходами m других елементів АБО. інформаційний вихід першого лічильника блока синхронізації з'єднаний з інформаційним входом першого декодера, m керуючий вихід (m=n-2) якого з'єднаний з керуючим входом другого формувача, причому кожний з m перших обчислювальних блоків містить в собі п-1 обчислювальних модулів, регістр, елемент АБО, інформаційний вихід якого з'єднаний з першим інформаційним входом кожного обчислювального модуля, інформаційним входом регістра та інформаційним входом першого обчислювального блока, вхід скидання якого з'єднаний з входом скидання кожного обчислювального модуля і входом скидання регістра, інформаційний вихід якого з'єднаний з другим інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднаний з другим інформаційним входом j-гo обчислювального модуля (j=n-2), інформаційний вихід якого з'єднаний з другим інформаційним входом (n-1)-го обчислювального модуля, інформаційний вихід якого з'єднаний з першим інформаційним входом елемента АБО, другий інформаційний вхід якого є n-им інформаційним входом першого обчислювального блока, перший керуючий вхід якого з'єднаний з першим керуючим входом кожного обчислювального модуля, треті інформаційні входи яких з'єднані відповідно з n-1 інформаційними входами першого обчислювального блока, nп інформаційних виходів якого (n=n-1) з'єднані відповідно з четвертими інформаційними входами обчислювальних модулів, другий керуючий вхід кожного обчислювального модуля з'єднаний з керуючим входом регістра і з другим керуючим входом першого обчислювального блока, причому п-1 обчислювальні модулі першого обчислювального блока однакові та містять у собі елемент АБО, пристрій множення, пристрій віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший інформаційний вхід якого з'єднаний з першим інформаційним входом пристрою множення, інформаційний вихід якого з'єднаний з першим інформаційним входом пристрою віднімання, другий інформаційний вхід якого з'єднаний з інформаційним виходом елемента АБО, перший та другий інформаційні входи якого є відповідно другим та третім інформаційними входами обчислювального модуля, четвертий інформаційний вхід якого з'єднаний з другим інформаційним входом пристрою множення, перший керуючий вхід якого є першим керуючим входом обчислювального модуля, другий керуючий вхід якого з'єднаний з першим керуючим входом пристрою віднімання, другий керуючий вхід якого з'єднаний з входом скидання обчислювального модуля та з другим керуючим входом пристрою множення, причому кожен з m других обчислювальних блоків містить у собі регістр, елемент АБО, n-1 обчислювальних модулів, блок ділення, інформаційний 51973 6 вихід якого з'єднано з другим інформаційним входом кожного обчислювального модуля та з першим інформаційним входом елемента АБО, інформаційний вихід якого з'єднано з n-им інформаційним виходом другого обчислювального блока та третім інформаційним входом (n-1)-го обчислювального модуля, інформаційний вхід якого з'єднано з (n-1)-м інформаційним виходом другого обчислювального блока та з третім інформаційним входом і-го обчислювального модуля (і=n2), інформаційний вихід якого з'єднано з і-м інформаційним виходом другого обчислювального блока (і=n-2) та з третім інформаційним входом першого обчислювального модуля, інформаційний вихід якого з'єднано з першим інформаційним виходом другого обчислювального блока і з другим інформаційним входом блока ділення, вхід скидання якого з'єднано з входом скидання кожного обчислювального модуля, з входом скидання регістра та з першим керуючим входом другого обчислювального блока, перший інформаційний вхід якого з'єднано з другим інформаційним входом елемента АБО, другий та третій керуючі входи другого обчислювального блока з'єднані відповідно з першим та другим керуючими входами кожного обчислювального модуля, другий інформаційний вхід кожного обчислювального модуля з'єднано відповідно з n інформаційними входами другого обчислювального блока, четвертий керуючий вхід якого з'єднано з керуючим входом блока ділення, перший інформаційний вхід якого з'єднано з другим інформаційним входом другого обчислювального блока, п'ятий керуючий вхід якого з'єднано з керуючим входом регістра, причому n-1 обчислювальні модулі другого обчислювального блока та n2-(2n-1) обчислювальні модулі третього обчислювального блока однакові та містять в собі пристрій множення, пристрій віднімання, елемент АБО, інформаційний вихід якого з'єднано з другим інформаційним входом пристрою віднімання, інформаційний вихід якого є інформаційним виходом обчислювального модуля, перший та другий інформаційні входи якого з'єднані відповідно з другим та першим інформаційними входами пристрою множення, інформаційний вихід якого з'єднано з першим інформаційним входом пристрою віднімання, другий керуючий вхід якого з'єднаний з другим керуючим входом пристрою множення та є входом скидання обчислювального модуля, перший керуючий вхід якого з'єднано з першим керуючим входом пристрою віднімання, другий керуючий вхід якого є другим керуючим входом пристрою віднімання, третій інформаційний вхід обчислювального модуля є інформаційним входом елемента АБО, причому в третьому обчислювальному блоці вхід запуску регістрів з'єднаний з керуючим входом кожного регістра, вхід скидання яких з'єднаний з входом скидання кожного обчислювального модуля та з входом скидання кожного блока ділення та є першим керуючим входом третього обчислювального блока, інформаційний ввід/вивід якого з'єднаний з інформаційним входом кожного регістра, n-ий інформаційний вихід третього обчислювального блока з'єднаний з інформаційним виходом 2(n-1)-го регістра, з першим інформацій 7 ним входом i,j обчислювального модуля (і=n-1 рядок матриці, що розкладається, j=n-1 - її стовпець), з першим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з першим інформаційним входом ij обчислювального модуля (і=n-1; j-і), інформаційний вихід якого з'єднаний з першим інформаційним входом i,j обчислювального модуля (i^n-2; j=l), з першим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з першим інформаційним входом ij обчислювального модуля (i=n-2; j=n-l) та є і-им інформаційним виходом третього обчислювального блока (і=n-1), другий інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-2; j=1), з першим інформаційним входом i,j обчислювального модуля (і=1; j=n-1), з першим інформаційним входом i,j обчислювального модуля (і=1; j=n-2), з першим інформаційним входом i,j обчислювального модуля (і=1; j=1), інформаційний вихід якого з'єднаний з першим інформаційним входом кожного блока ділення та є першим інформаційним виходом третього обчислювального блока, другий і третій керуючі входи якого з'єднані відповідно з першим і другим керуючими входами кожного обчислювального модуля, четвертий керуючий вхід третього обчислювального блока з'єднаний з керуючим входом кожного блока ділення, інформаційний вихід (n-1)-го блока ділення з'єднаний з другим інформаційним входом i,j обчислювального модуля (i=n-l; j=n-1), з другим інформаційним входом i,j обчислювального модуля (i=n2; j=n-1), з другим інформаційним входом i,j обчислювального модуля (і=1; j=n-1) і є другим (2n-1)-им інформаційним виходом третього обчислювального блока, j-ий інформаційний вихід якого (j=n-2) з'єднаний з другим інформаційним входом і j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-2; j=n-2), з другим інформаційним входом ij обчислювального модуля (і=1; j=n-2) та з інформаційним виходом j-гo блока ділення (j-n-2), інформаційний вихід першого блока ділення є другим (n+1)-им інформаційним виходом третього обчислювального блока і з'єднаний з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), з другим інформаційним входом i,j обчислювального модуля (i=n-1; j=1) та з другим інформаційним входом i,j обчислювального модуля (і=1; j=l), третій інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i-n-2; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-1; j=n-2), третій інформаційний вхід якого з'єднаний з інформаційним виходом першого регістра, інформаційний вихід другого регістра третього обчислювального блока з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-1; j=n-2), інформаційний вихід якого з'єднаний з третім інформаційним входом і,j обчислювального модуля (i=n-2; j=1), другий інформаційний вхід першого блока ділення третього обчислювального блока з'єднаний з інформаційним виходом i,j обчислювального модуля (i=n-2; j=1), третій інформаційний вхід якого з'єднаний з інформаційним виходом третього регістра, інфор 51973 8 маційний вихід (2n-j)-гo регістра третього обчислювального блока (j=n-2) з'єднаний з третім інформаційним входом i,j обчислювального модуля (i=n-1; j=1), другий інформаційний вхід j-гo блока ділення третього обчислювального блока (j=n-2) з'єднаний з інформаційним виходом i,j обчислювального модуля (і=1; j=n-1), третій інформаційний вхід якого з'єднаний з інформаційним виходом (2(n-1)+1)-го регістра (і=n-2), інформаційний вихід (2n-1)-го регістра третього обчислювального блока з'єднаний з другим інформаційним входом (n-1)-го блока ділення, причому блок пам'яті містить в собі n(n+1)/2 регістрів, лічильник, декодер, формувач, n-1 елементів АБО, n(n+1)/2 селекторів, тригер, перший керуючий вхід якого з'єднаний з входом скидання кожного регістра, з першим керуючим входом лічильника та є входом скидання блока пам'яті, перший керуючий вхід якого з'єднаний з другим керуючим входом лічильника, інформаційний вихід якого з'єднаний з інформаційним входом декодера, керуючий (n-1)-ий вихід якого з'єднаний з керуючим входом формувача та з першим керуючим входом (n-1)-го елемента АБО, керуючий вхід якого з'єднаний з керуючим входом i,j регістра (i=n-1, j-1), інформаційний вихід якого є першим інформаційним виходом блока пам'яті, перший інформаційний вхід якого з'єднаний з першим інформаційним входом кожного селектора, інформаційний вихід яких з'єднаний відповідно з інформаційним входом i,j регістрів (і=1; j=1,n-1), інформаційний вихід регістрів i,j (i=1,n-2; j=1) з'єднаний відповідно з другим інформаційним входом ij селекторів (i=1,n-1; j=1), керуючий вхід яких з'єднаний з керуючим входом і j селекторів (і=1; j=1,n1), з керуючим входом ij селектора (i=n-2, j=n-(n-2)) та з керуючим виходом тригера, другий керуючий вхід якого з'єднаний з керуючим входом формувача, j-ий інформаційний вхід блока пам'яті (j=n-2) з'єднаний з першим інформаційним входом ij селекторів (i=1,n-2; j=n-2,n-(n-2)), інформаційний вихід яких з'єднаний відповідно з інформаційним входом ij регістрів (i=1n-2; j=n-2, n-(n-2)), інформаційний вихід i,j регістра (і=1; j=n-2) з'єднаний з другим інформаційним входом ij селектора (і=1; j=n-(n2)), інформаційний вихід ij регістра (i-n-2; j=n-(n-2)) є і-им інформаційним виходом блока пам'яті (і=n2), (n-1)-ий інформаційний вхід якого з'єднаний з першим інформаційним входом i,j селектора (і=1; j=n-1), інформаційний вихід якого з'єднаний з інформаційним входом i,j регістра (і=1; j=n-1), інформаційний вихід якого є (n-1)-им інформаційним виходом блока пам'яті, другий керуючий вхід якого з'єднаний з другим керуючим входом кожного елемента АБО, перші керуючі входи першого та іго елементів АБО (і=n-2) з'єднані відповідно з першим та і-им керуючими виходами декодера (і=n2), керуючий вихід першого елемента АБО з'єднаний з керуючим входом кожного i,j регістра (і=1; j=1,n-1), керуючий вихід першого елемента АБО (і=n-2) з'єднаний з керуючим входом i,j регістрів (і=n-2; j=l,n-(n-2)), другий інформаційний вхід i,j селекторів (і=1; j=1,n-1) є відповідно (n-1)-ми інформаційними входами запуску цих селекторів [1]. Такі пристрої мають великі витрати часу на реалізацію алгоритму розкладання матриць та 9 необхідність демультиплексування при вводі/виводі. Найбільш близьким до пропонованого по технічній суті є пристрій для розв'язання систем лінійних алгебраїчних рівнянь [2], що містить перший, другий, третій обчислювальні блоки, блок пам'яті та блок синхронізації. Недоліком даного пристрою є неможливість утворення нової матрично-конвейєрної структури за рахунок чого втрачається продуктивність. Задачею корисної моделі є удосконалення пристрою для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності шляхом введення додаткових конвеєрів обчислювальних модулів прямого і зворотного ходу розв'язання систем лінійних алгебраїчних рівнянь великої розмірності. Це дозволяє забезпечити збільшення продуктивності пристрою, за рахунок чого скорочуються витрати часу на розв'язання систем лінійних алгебраїчних рівнянь великої розмірності. Поставлена задача вирішується тим, що в цифровому обчислювачі для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності, який містить блок пам'яті матриці системи з'єднань, блок зберігання правої частини з'єднань, блок пам'яті одиничної матриці з'єднань, блок пам'яті матриці аргументу додаткового поліному з'єднань, блок пам'яті матриці часткової суми з'єднань, входи яких є входами пристрою, а виходи яких відповідно з'єднані з п'ятьма групами входів мультиплексора, перша група виходів якого з'єднана з елементом II, першою групою входів першого суматора, першою групою входів першого множника, першою групою входів блоку віднімання, друга група виходів мультиплексора з'єднана з другою групою входів першого суматора, другою групою входів другого суматора, третя група виходів мультиплексора з'єднана з першою групою входів другого суматора та з другою групою входів другого множника, з входом третього суматора, четверта група виходів мультиплексора з'єднана з першою групою входів третього множника, а також, згідно з корисною моделю, вихід елементу II з'єднаний з входом блоку обчислення норми матриці, вихід якого з'єднаний з першою групою входів блоку порівняння, перший вихід якого з'єднаний з третьою групою входів третього множника, вихід якого з'єднаний з шостим входом мультиплексора, вихід першого суматора з'єднаний з другою групою входів першого множника, вихід другого суматора з'єднаний з другою групою входів третього множника, вихід першого множника з'єднаний з першою групою входів другого множника, вихід якого з’єднаний з другою групою входів блоку віднімання, виходи блоку віднімання, третього суматора підключені до сьомого входу мультиплексора, а до восьмого входу мультиплексора підключений інформаційний сигнал управляючого режиму. В цифровому обчислювачі для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності здійснюється розпаралелювання виконання етапів декомпозиції рішення, та паралельність обчислення у кожному циклі всіх елементів стовпців та строк матриці, що є дуже 51973 10 критичним фактором для програм важливих з точки зору швидкості обчислення, наприклад, в бортовій електроніці. На фіг. 1 зображена структурна схема цифрового обчислювача для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності. Цифровий обчислювач для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності містить входи пристрою 1, блок пам'яті матриці системи з'єднань 2, блок зберігання правої частини з'єднань 3, блок пам'яті одиничної матриці з'єднань 4, блок пам'яті матриці аргументу додаткового поліному з'єднань 5, блок пам'яті матриці часткової суми з'єднань 6, мультиплексор 7, елемент II 8, перший суматор 9, перший множник 10, блок віднімання 11, другий суматор 12, другий множник 13, третій суматор 14, третій множник 15, блок обчислення норми матриці 16, блок порівняння 17, інформаційний сигнал управляючого режиму 18. Перша група виходів мультиплексора 7 з'єднана з елементом 118, першою групою входів першого суматора 9, першою групою входів першого множника 10, першою групою входів блоку віднімання 11, друга група виходів мультиплексора 7 з'єднана з другою групою входів першого суматора 9, другою групою входів другого суматора 12, третя група виходів мультиплексора 7 з'єднана з першою групою входів другого суматора 12 та з другою групою входів другого множника 13, з входом третього суматора 14, четверта група виходів мультиплексора 7 з'єднана з першою групою входів третього множника 15, вихід елементу И1 8 з'єднаний з входом блоку обчислення норми матриці 16, вихід якого з'єднаний з входами блоку порівняння 17, перший вихід якого з'єднаний з третьою групою входів третього множника 15, вихід якого з'єднаний з шостим входом мультиплексора 7, вихід першого суматора 9 з'єднаний з другою групою входів першого множника 10, вихід другого суматора 12 з'єднаний з другою групою входів третього множника 15, вихід першого множника 10 з'єднаний з першою групою входів другого множника 13 вихід якого з'єднаний з другою групою входів блоку віднімання 11, виходи блоку віднімання 11, третього суматора 14 підключені до сьомого входу мультиплексора 7, а до восьмого входу мультиплексора 7 підключений інформаційний сигнал управляючого режиму 18. Цифровий обчислювач для розв'язання системи лінійних алгебраїчних рівнянь великої розмірності працює в такий спосіб. Після потрапляння сигналу на входи пристрою для вирішення системи лінійних алгебраїчних рівнянь, тобто на входи блоку пам'яті матриці системи з'єднань, блоку зберігання правої частини з'єднань, блоку пам'яті одиничної матриці з'єднань, блоку пам'яті матриці аргументу додаткового поліному з'єднань, блоку пам'яті матриці часткової суми з'єднань виходи яких відповідно з'єднані з п'ятьма групами входів мультиплексора, перша група виходів якого з'єднана з елементом II, першою групою входів першого суматора, першою групою входів першого множника, першою групою входів блоку віднімання, друга група виходів муль 11 51973 типлексора з'єднана з другою групою входів першого суматора, другою групою входів другого суматора, третя група виходів мультиплексора з'єднана з першою групою входів другого суматора та з другою групою входів другого множника, з входом третього суматора, четверта група виходів мультиплексора з'єднана з першою групою входів третього множника, вихід елементу II з'єднаний з входом блоку обчислення норми матриці, вихід якого з'єднаний з входами блоку порівняння, перший вихід якого з'єднаний з третьою групою входів третього множника, вихід якого з'єднаний з шостим входом мультиплексора, вихід першого суматора з'єднаний з другою групою входів першого множника, вихід другого суматора з'єднаний з другою групою входів третього множника, вихід першого множника з'єднаний з першою групою входів другого множника вихід якого з'єднаний з другою групою входів блоку віднімання, виходи блоку віднімання, третього суматора підключені до сьомого входу мультиплексора, а до восьмого входу мультиплексора підключений інформаційний сигнал управляючого режиму. Відсутність пам'яті для проміжного зберігання елементів матриці та простота організації пам'яті для проміжного зберігання наддіагональних елементів матриці надають переваги, за рахунок яких досягнуто застосування Комп’ютерна верстка Г. Паяльніков 12 обчислювальних модулів в множниках, блоці віднімання та суматорах та порядок вирішуваних систем лінійних алгебраїчних рівнянь. Таким чином, ефективність запропонованого пристрою визначається його багатофункціональними можливостями, що дозволяє отриманий пакет із серій багатотактних циклів, які можуть бути завантажені в апаратні засоби. Пристрій для вирішення системи лінійних алгебраїчних рівнянь здійснює функціональні можливості для простоти організації пам'яті для проміжного зберігання наддіагональних елементів матриці. Розпаралелювання виконання етапів декомпозиції рішення, та паралельність обчислення у кожному циклі всіх елементів стовпців та строк матриці при вирішенні системи лінійних алгебраїчних рівнянь робить пристрій цікавим для програмних комплексів, оскільки він дозволяє налагодженим програмним додаткам досягати більш швидкої роботи через засоби пристрою, та за рахунок можливості реалізації у вигляді ПЛІС. Джерела інформації 1. Патент України № 30670, кл. G 06 F 17/16, 2000 2. Патент Російської Федерації № 2002119146, кл. G 06 F 17/12, 2004. Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул. Урицького, 45, м. Київ, МСП, 03680, Україна ДП “Український інститут промислової власності”, вул. Глазунова, 1, м. Київ – 42, 01601