Гібридний обчислювальний пристрій

Гібридний обчислювальний пристрій, що містить цифро-аналоговий помножувач, який містить операційний підсилювач, резисторну матрицю типу R-2R, резистор зворотного зв'язку, шини живлення, шину загального потенціалу, вхідну шину аналогової інформації", n-розрядні елементи, причому кожний розрядний елемент містить вхідну розрядну шину, захисний діод, перший і другий МДП-ключі, транзистор скидання, керуючий транзистор, причому вихід захищеного діода підключений до шини загального потенціалу, кожний з виходів резисторної матриці через відповідний перший МДП-ключ підключені до інвертуючого входу операційного підсилювача і виходу резистора зворотного зв'язку, вхід якого підключений до виходу операційного підсилювача, вихід якого є виходом пристрою, затвор першого МДП-ключа з'єднаний з відповідним стоком керуючого транзистора, а витік першого МДП-ключа з'єднаний з витоком другого МДП-ключа і з відповідним виходом резисторної матриці, стік другого МДП-ключа підключений до неінвертуючого входу операційного підсилювача і шини загального потенціалу, а його затвор з'єднаний зі стоком транзистора скидання, вхідна шина аналогової інформації з'єднана з входом резисторної матриці, n-розрядні входи цифроаналогового помножувача, вхідна шина цифрової інформації є входами пристрою, загальна шина резисторної матриці з'єднана із шиною загального потенціалу, крім того, є генератор тактових імпульсів, фазовий селектор, чотири перетворювачі рівнів напруги, шина синхронізації, в кожному прозрядному елементі є роздільний транзистор, другий захисний діод, транзистор попередньої' установки, два МДП-варактори, другий транзистор керування, другий транзистор скидання, причому витік роздільного транзистора підключено до прозрядних входів цифро-аналогового помножувача, затвор роздільного транзистора з'єднаний зі входом першого захисного діода і підключений до виходу відповідного перетворювача рівня, стік роздільного транзистора підключений до затворів першого МДП-варактора, першого керуючого транзистора і стоку другого транзистора скидання, витоки останніх, а також стік і аитік першого МДПварактора підключені до виходу відповідного перетворювача рівня напруги, затвор другого транзистора скидання з'єднаний із витоком першого транзистора скидання, із входом другого захисного діода і підключені до виходу відповідного перетворювача рівня напруги, стік і виток другого МДПварактора підключені до затвору другого МДПключа і стоку другого керуючого транзистора, витік останнього з'єднаний з витоком і затвором транзистора попередньої установки і підключений до вихідної шини відповідного перетворювача рівня напруги, затвори другого МДП-варактора, другого керуючого транзистора підключені до стоку транзистора попередньої установки, вихід генератора тактових імпульсів підключений до шини синхронізації і до входу фазового селектора, виходи якого з'єднані з відповідними входами перетворювачів рівня напруги, шина загального потенціалу пристрою з'єднана з виходами других захисних діодів і підключена до відповідних шин генератора тактових імпульсів, фазового селектора чотирьох перетворювачів рівнів напруги, шини живлення пристрою підключені до відповідних шин живлення генератора тактових імпульсів, фазового селектора, чотирьох перетворювачів рівня напруги, який відрізняється тим, що додатково введено функціональний перетворювач, що містить функціональний регістр на тригерах з кодовими і рахунковими входами, вхідний блок вентилів, вихідний блок вентилів, адресний блок вентилів, комбінаційну схему адреси, числовий блок пам'яті, вихідний блок елементів АБО, причому кодові виходи функціонального регістра через адресний блок вентилів підключені до входів комбінаційної схеми адреси, виходи якого підключені до входів числового блока пам'яті, виходи якого підключені до рахункових входів функціонального регістра, а його виходи підключені до Інформаційних входів вихідного блока вентилів, виходи якого підключені до пер ю 00 О) 10485 4 ших входів вихідного блока елементів АБО, кодові входи функціонального регістра є першими входами пристрою і входами цифрової інформації подільника, які підключені до інформаційних входів вхідного блока вентилів, виходи якого підключені до других входів вихідного блока елементів АБО, виходи якого підключені до цифрового входу цифро-аналогового помножувача і є другими виходами пристрою, крім того, керуючі входи функціонального регістра, вхідного блока вентилів, вихідного блока вентилів, адресного блока вентилів підключені до ВІДПОВІДНИХ (К ф у н К і Кмнож, Кдщ) керуючих входів пристрою, а вхід скидання пристрою підключений до відповідних входів керування функціонального регістра і цифро-аналогового помножувача. Корисна модель відноситься до обчислювальної техніки і може бути використаний в системах керування при обробці інформації з функціонального перетворення цифрової кодової послідовності і виконанню арифметичних операцій над цифровими й аналоговими сигналами. Побудова систем керування, які використовують гібридні арифметичні розширювачі з малою споживчою потужністю і високою швидкодією є актуальною проблемою. Відомий прецизійний цифровий арифметичний розширювач [1], який містить табличноалгоритмічний помножувач, цифровий функціональний перетворювач, який має мале споживання потужності, завдяки використанню напівадитивного таблично-логічного методу апаратурної реалізації з таблицями малого обсягу. Але при обробці аналогової і цифрової інформації одночасно необхідно вводити АЦП, що викликає додаткові апаратурні й енергетичні витрати. Найбільш близьким по технічній суті є [2] цифро-аналоговий помножувач, який містить операційний підсилювач, резисторну матрицю типу R2R, резистор зворотного зв'язку, шини живлення, шину загального потенціалу, вхідну шину аналогової Інформації, n-розрядні елементи, причому кожний розрядний елемент містить вхідну розрядну шину, захисний діод, перший і другий МДП-ключі, транзистор скидання, керуючий транзистор, причому вихід захищеного діода підключений до шини загального потенціалу, кожний з виходів резисторної матриці через відповідний перший МДП-ключ підключені до інвертуючого входу операційного підсилювача і виходу резистора зворотного зв'язку, вхід якого підключений до виходу операційного підсилювача, вихід якого є виходом пристрою, затвор першого МДП-ключа з'єднаний з відповідним стоком керуючого транзистора, а витік першого МДП-ключа з'єднаний із витоком другого МДПключа і з відповідним виходом резисторної матриці, стік другого МДП-ключа підключений до неінвертуючого входу операційного підсилювача і шині загального потенціалу, а його затвор з'єднаний зі стоком транзистора скидання, вхідна шина аналогової інформації з'єднана з входом резисторної матриці, n-розрядні входи цифро-аналогового помножувача, вхідна шина цифрової інформації є входами пристрою, загальна шина резисторної матриці з'єднана з шиною загального потенціалу, крім того, є генератор тактових імпульсів, фазовий селектор, чотири перетворювачі рівнів напруги, шина синхронізації, у кожному n-розрядному елементі є роздільний транзистор, другий захисний діод, транзистор попередньої установки, два МДПварактори, другий транзистор керування, другий транзистор скидання, причому витік роздільного транзистора підключено до n-розрядних входів цифро-аналогового помножувача, затвор роздільного транзистора з'єднаний зі входом першого захисного діода і підключений до виходу відповідного перетворювача рівня, стік руйнуючого транзистора підключений до затворів першого МДПварактора, першого керуючого транзистора і стоку другого транзистора скидання, витоки останніх, а також стік і витік першого МДП-варактора підключені до виходу відповідного перетворювача рівня напруги, затвор другого транзистора скиду з'єднаний із витоком першого транзистора скидання, із входом другого захисного діода і підключені до виходу відповідного перетворювача рівня напруги, стік і витік другого МДП-варактора підключені до затвору другого МДП-ключа і стоку другого керуючого транзистора, витік останнього з'єднаний з витоком і затвором транзистора попередньої установки І підключені до вихідної шини відповідного перетворювача рівня напруги, затвори другого МДП-варактора, другого керуючого транзистора підключені до стоку транзистора попередньої установки, вихід генератора тактових імпульсів підключений до шини синхронізації і до входу фазового селектора, виходи якого з'єднані з відповідними входами перетворювачів рівня напруги, шина загального потенціалу пристрою з'єднані з виходами других захисних діодів І підключені до відповідного шинам генератора тактових імпульсів, фазового селектора чотирьох перетворювачів рівнів напруги, шини живлення пристрою підключені до відповідного шинам живлення генератора тактових імпульсів, фазового селектора, чотирьох перетворювачів рівня напруги. Недоліком даного гібридного арифметичного пристрою є обмежені функціональні можливості. В основу корисної моделі поставлено задачу вдосконалення: розширення функціональних можливостей, гібридного обчислювального пристрою, представленого на фіг. Це досягається наступним шляхом - у гібридний обчислювальний пристрій: цифро-аналогового помножувача, що містить операційний підсилювач 1, резисторну матрицю 2 типу R-2R, резистор зворотного зв'язку 3, шини живлення 4, 5, шину загального потенціалу 6, керуючу шину «скидання" пристрою, вхідну шину аналогової інформації 7, вхідну шину цифрової інформації 8, n-розрядні комірки 9, причому кожна п-розрядна комірка містить вхідну розрядну шину 10, захисний діод VD11, перший VT12 і другий VT13 МДП-ключі, 10485 транзистор скидання VT14, керуючий транзистор VT15, при цьому вихід захисного діода VT11 підключений до шини загального потенціалу 6, кожний з виходів резисторної матриці 2 через відповідний перший МДП-ключ VT12 підключені до інвертуючого входу 16 операційного підсилювача 1 і виходу резистора зворотного зв'язку 3, вхід якого підключений до виходу операційного підсилювача 1, вихід якого є виходом пристрою, затвор першого МДП-ключа VT12 з'єднаний з відповідним стоком керуючого транзистора VT15, а витік першого МДП-ключа VT12 з'єднаний з витоком другого МДП-ключа VT13 і з відповідним виходом резисторної матриці 2, стік другого МДП-ключа VT13 підключений до неінвертуючого входу 17 операційного підсилювача 1 і шині загального потенціалу 6, а його затвор з'єднаний зі стоком транзистора скидання VT14, вхідна шина 7 аналогової інформації з'єднана з входом резисторної матриці 2, загальна шина резисторної матриці 2 з'єднана із шиною загального потенціалу 6, крім того є генератор тактових імпульсів 18, фазовий селектор 19, чотири перетворювачі рівнів напруги 20, 2 1 , 22, 23, шина синхронізації 24, у кожній n-розрядній комірці 9 є роздільний транзистор VT25, другий захисний діод VD26, транзистор попередньої установки VT27, два МДП-варактори VT28, VT29, другий транзистор керування VT30, другий транзистор скидання VT31, причому витік роздільного транзистора VT25 підключений до розрядних входів 10, а затвор роздільного транзистора VT25 з'єднаний із входом першого захисного діода VD11 і підключений до виходу відповідного перетворювача рівня 22, стік роздільного транзистора VT25 підключений до затворів першого МДП-варактора VT28, першого керуючого транзистора VT15 і стоку другого транзистора скидання VT31, витоки останніх, а також стік і витік першого МДП-варактора VT28 підключені до виходу відповідного перетворювача рівня напруги 20, затвор другого транзистора скидання VT31 з'єднаний із витоком першого транзистора скидання VT14, із входом другого захисного діода VD26 і підключені до виходу відповідного перетворювача рівня напруги 21, стік і витік другого МДП-варактора VT29 підключені до затвора другого МДП-ключа VT13 і стоку другого керуючого транзистора VT30, витік останнього з'єднаний з витоком І затвором транзистора попередньої' установки VT27 і підключені до виходу відповідного перетворювача рівня напруги 23, затвори другого МДП-варактора VT29, другого керуючого транзистора VT30 підключені до стоку транзистора попередньої установки VT27, вихід генератора тактових імпульсів 18 підключений до шини синхронізації 24 і до входу фазового селектора 19, виходи якого з'єднані з відповідними входами перетворювачів рівня напруги 20, 21, 22, 23, шина загального потенціалу 6 пристрою з'єднана з виходами других захисних діодів VD26 і підключена до відповідного шинам генератора тактових імпульсів 18, фазового селектора 19, чотирьох перетворювачів рівнів напруги 20, 2 1 , 22, 23, шини живлення 4, 5 пристрою підключені до відповідного шинам живлення генератора тактових імпульсів 18, фазового селектора 19, чотирьох перетворювачів рівня напруги 20, 2 1 , 22, 23 додатково вве 6 дені функціональній перетворювач, який містить функціональний регістр 32 на тригерах з кодовими і рахунковими входами, вхідний блок вентилів 33, вихідний блок вентилів 34, адресний блок вентилів 35. комбінаційну схему адреси 36, числовий блок пам'яті 37, вихідний блок елементів АБО 38, причому кодові виходи функціонального регістра 32 через адресний блок вентилів 35 підключені до входів комбінаційної схеми адреси 36, виходи якого підключені до входів числового блока пам'яті 37, виходи якого підключені до рахункових входів функціонального регістра 32, а його виходи підключені до інформаційних входів вихідного блока вентилів 34, виходи якого підключені до перших входів вихідного блока елементів АБО 38, кодові входи функціонального регістра 32 є першими входами пристрою і входами цифрової інформації 8, які підключені до інформаційних входів вхідного блока вентилів 33, виходи якого підключені до других входів вихідного блоку елементів АБО 38, виходи якого підключені до входу розрядної шини 10 і є другими виходами пристрою, крім того, керуючі входи вхідного блока вентилів 33, вихідного блока вентилів 34, адресного блока вентилів 35 підключені ДО КеруЮЧИХ ВХОДІВ ПрИСТрОЮ Кфунк, КМнОж, КдШ відповідно, а вхід «скидання» 39 підключено до керуючої шини «скидання» пристрою і до ВІДПОВІДНИХ входів керування функціонального регістра 32. При цьому забезпечується надпідсуіиковий позитивний ефект, зумовлений сукупністю ознак цифро-аналогового помножувача та ознак цифрового функціонального перетворювача, який визначається в тому, що при збереженні ознак цифро-аналогового помножувача поширення функціональних можливостей пристрою забезпечується за рахунок схемотехнічного вирішення перетворення цифрової інформації Х 2 у цифрову - (1/Хг), завдяки введених ознак Рг, трьох вентилів В, комбінаційну схему адресу Ксх, числовий блок пам'яті ЧБ, елементи АБО. Крім того, схема цифрового функціонального перетворювача дозволяє при малих апаратурних витратах зберегти високу швидкодію, зумовлену порозрядним підсумовуванням (сума по mod 2) вхідного коду Х 2 і відповідної коректуючої константи, при чому значення коректуючої константи визначається як сума по mod 2 значення перетвореного коду 1/Хг та значення ВІДПОВІДНОГО перетворюючого коду Хг. Таким чином, пропонований гібридний обчислювальний пристрій дозволяє з цифровими операндами Хг і аналоговими Хі виконувати наступні функції: (1/Х2), [(1/Х 2 )Хі]; (Х 2 Хі) і задовольняє критерію «суттєві відмінності». Працює пристрій у такий спосіб. Робота гібридного обчислювального пристрою включає наступні режими: цифро-аналогового помножувача, цифрового функціонального перетворювача, цифро-аналогового дільника. Робота гібридного обчислювального пристрою в режимі цифро-аналогового помножувача аналогічна [2] і здійснюється з приходом команди множення на керуючий вхід Кмнож, по якій цифрова інформація Х2, яка пройшла через блок вентилів ВЗЗ і блок елементів АБО 38 з'являється на входах 10. При цьому перед початком обчислення роблять обнуління ємнісних вузлів S в елементі 9 і 8 10485 гу зворотного зв'язку з'являються на рахункових ємності вузла зв'язку витоків МДП-ключів VT12, входах регістра Рг 32, під дією яких у регістрі пеVT13, для цього по шинах 39 подаються імпульси скидання, вироблені ГТІ 18 і виділені фазовим серетвориться вхідна цифрова інформація Хг у відлектором '19, високий рівень яких забезпечується повідний код 1/Хг- По керуючому входу Кц,п імперетворювачем рівня 21, 23. Обнуління ємності пульс, що надійшов, на керуючий вхід блока вузла S здійснюється через відкритий транзистор вентилів 34 забезпечує проходження перетвореної VT31 на нульовий потенціал вихідної шини 20 (фі), інформації' через блок вентилів 34, і через блок транзистор VT27 і другий МДП-варактор сприяють елементів АБО 38. У результаті на першому виході подачі напруги високого рівня через відкритий гібридного обчислювального пристрою з'являється транзистор VT30 на затвор другого МДП-ключа значення функції 1/Хг. Узгодження в часі гібридноVT13, відкриваючи його підключає відповідні опори го обчислювального пристрою забезпечується 2R до шини загального потенціалу 6, транзистор відповідним синхронізуючим імпульсом 24 UT. VT14 закритий. Потім із приходом фази розділення Робота гібридного обчислювального пристрою високого рівня з виходу перетворювача рівня 22, в режимі цифро-аналогового дільника полягає в відкривається транзистор VT25 І логічний сигнал із наступному. входу 10 підзаряджає відповідну ємність вузла S Код перетвореної цифрової інформації 1/Хг з елемента 9. виходу блока елементів АБО 38 надходить на розрядні шини 10 цифро-аналогового помножувача. Одночасна поява логічної одиниці на вході 10 і роздільної фази на затворі транзистора VT25 заДалі процес здійснюється в режимі перемножубезпечується імпульсами по шині синхронізації UT вання, що описаний вище. 24. Таким чином, пропонований гібридний обчислювальний пристрій забезпечує: З приходом фази керування з виходу перетворювача високого рівня 20, завдяки першому МДП- можливість перемножування цифрової й варактору VT28 "форсується" нагромадження зааналогової інформації (Хг-Х-і); ряду у вузлі S, у результаті відкривається транзис- розподілу аналогової інформації на цифрову тор VT15 і імпульс керування високого рівня надХі(1/Х2)=Х,/Х2; ходить на затвор першого МДП-ключа VT12, - відтворення значення цифрової функції виду: відкриваючи його підключає відповідний опір 2R 1/Хг; матриці 2 до шини 16 і інвертуючого входу підси- при рівності значень аналогової І цифрової лювача 1 при цьому транзистор VT14 відкритий і інформації на виході обчислювального пристрою потенціал затвора другого МДП-ключа VT13 є нуз'являється аналогова величина, що відповідає льовим, а сам ключ VT13 закритий, захисні діоди квадрату значень відповідних вхідних інформаційVD11, VD26 захищають затвори транзисторів них сигналів. VT25, VT31 від пробою. Література: 1. Пат. 35015А Україна, МПК G06F7/52. ПриРобота гібридного обчислювального пристрою стій для ділення або множення n-розрядних чисел в режимі цифрового функціонального перетворю/ В.М. Лукашенко, Б.А. Шеховцов, А.Г. Лукашенко, вача полягає в наступному. Ю.Г. Лега; ЧІТІ - №99074387; Заявл. 29.07.1999; По команді «скидання» обнулюється регістр Опубл. 15.03.2001; Бюл. №2. 32, потім після запису в Рг 32 цифрової інформації на керуючий вхід КфУНк подається команда, у ре2. Пат. 24660А Україна, МПК G06F05/02. Цифзультаті дії якої цифрова інформація, пройшовши ро-аналоговий перетворювач / Лукашенко В.М., вентиль В35, розпізнається комбінаційною схемою Биков В.І., Лукашенко А.Г.; ЧІТІ UA. - №97062949; Ксх 36, вихідний імпульс якої зчитує відповідну Заявл. 20.06.97; Опубп. 04.08.98; Промислова коригувальну константу з числового блока пам'яті власність №5. - Зс. ЧБ 37. Одиниці коригувальної константи по ланцю 10485 10 Фіг. 1 Комп'ютерна верстка А. Рябко Підписне Тираж 26 прим. Міністерство освіти і науки України Державний департамент інтелектуальної власності, вул Урицького, 45, м Київ, МСП, 03680, Україна ДП "Український інститут промислової власності", вул Глазунова, 1, м. Київ - 42, 01601